JPH01290244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01290244A JPH01290244A JP12117388A JP12117388A JPH01290244A JP H01290244 A JPH01290244 A JP H01290244A JP 12117388 A JP12117388 A JP 12117388A JP 12117388 A JP12117388 A JP 12117388A JP H01290244 A JPH01290244 A JP H01290244A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法、特に選択酸化（ＬＯ
ＧＯＳ）工程に関する。
ＧＯＳ）工程に関する。
本発明は、選択酸化工程において、フォトレジスト膜下
のシリコン窒化膜を反射防止条件に合うように形成する
ことによって、フォトレジスト膜に対する露光工程で露
光用の光の下地基板からの反射を抑制してパターン精度
を向上させるようにしたものである。
のシリコン窒化膜を反射防止条件に合うように形成する
ことによって、フォトレジスト膜に対する露光工程で露
光用の光の下地基板からの反射を抑制してパターン精度
を向上させるようにしたものである。
半導体集積回路においては、素子分離として選択酸化に
よる酸化層（以下ＬＯＧＯ５酸化層という）が用いられ
る。このＬＯＣＯＳ 酸化層は通常、次のようにして形
成される。すなわち、シリコン基板上にシリコン窒化膜
を形成し、その上にフォトレジスト膜を形成した後、フ
ォトレジスト膜を所要パターンに露光し１．！ｊｌ！像
してレジストパターンを形成する。次にこのレジストパ
ターンをマスクにシリコン窒化膜をパターニングした後
、このシリコン窒化膜をマスクにシリコン基板を選択的
に酸化してＬＯＣＯＳ ｆｉ化層を形成する。
よる酸化層（以下ＬＯＧＯ５酸化層という）が用いられ
る。このＬＯＣＯＳ 酸化層は通常、次のようにして形
成される。すなわち、シリコン基板上にシリコン窒化膜
を形成し、その上にフォトレジスト膜を形成した後、フ
ォトレジスト膜を所要パターンに露光し１．！ｊｌ！像
してレジストパターンを形成する。次にこのレジストパ
ターンをマスクにシリコン窒化膜をパターニングした後
、このシリコン窒化膜をマスクにシリコン基板を選択的
に酸化してＬＯＣＯＳ ｆｉ化層を形成する。
フォトリソグラフィーにおいて１．８１１１ｍレジスト
膜を用いた場合、露光波長λの光がフォトレジスト膜に
垂直入射した時、下地基板からの反射が３０％以上にな
るとフォトレジスト膜内に定在波が生じ平坦なレジスト
パターンでも、例えば０．５μｌライン／スペースとそ
れ以上のルールのライン／スペースの最適露光時間が大
幅に異なり、ルール差によりパターニングの変換差が異
なってきて、パターン車ｎ度が悪化することが知られて
いる。
膜を用いた場合、露光波長λの光がフォトレジスト膜に
垂直入射した時、下地基板からの反射が３０％以上にな
るとフォトレジスト膜内に定在波が生じ平坦なレジスト
パターンでも、例えば０．５μｌライン／スペースとそ
れ以上のルールのライン／スペースの最適露光時間が大
幅に異なり、ルール差によりパターニングの変換差が異
なってきて、パターン車ｎ度が悪化することが知られて
いる。
一方、装置で性能を決めるものにステッパーの解像度＝
λ／２ＮＡと焦点深度−±λ／２ （ＮＡ）’、（但し
、λは波長、Ｎ＾はレンズの開口数である）が知られて
いる。解像度の向上はＮＡを増大するか、露光波長λを
短かくすることでできる。しがしＮＡを増大すると焦点
深度が浅くなりレジスト股を薄くする必要があり、耐ド
ライエツチング性が悪化する。またλを矯かくすると下
地Ｓｉからの反射率がｇ線（波長４３８ｎｍ ）では４
８％、ｉ線（波長３６５ｎｍ ）では６５％、エキシマ
レーザ（波長２４８ｎｍ ）では７０％と増大し、何ら
かの反射防止が求められている。
λ／２ＮＡと焦点深度−±λ／２ （ＮＡ）’、（但し
、λは波長、Ｎ＾はレンズの開口数である）が知られて
いる。解像度の向上はＮＡを増大するか、露光波長λを
短かくすることでできる。しがしＮＡを増大すると焦点
深度が浅くなりレジスト股を薄くする必要があり、耐ド
ライエツチング性が悪化する。またλを矯かくすると下
地Ｓｉからの反射率がｇ線（波長４３８ｎｍ ）では４
８％、ｉ線（波長３６５ｎｍ ）では６５％、エキシマ
レーザ（波長２４８ｎｍ ）では７０％と増大し、何ら
かの反射防止が求められている。
ところで、ｔｏｃｏｓ酸化層等の素子分離技術において
、微細ルールではパターン変換差の許容値が厳しいにも
拘らず、上記のような背景からレジストパターンでの±
１０％以上のバラツキが生じてき”ζおり、特性のバラ
ツキとして表面化してきた。
、微細ルールではパターン変換差の許容値が厳しいにも
拘らず、上記のような背景からレジストパターンでの±
１０％以上のバラツキが生じてき”ζおり、特性のバラ
ツキとして表面化してきた。
ＬＯＧＯ５酸化層の形成工程で用いる減圧ＣＶ Ｄ ５
ｉＪ４穀については、光学的に良好な反射防止条件で用
いておらず（即ち、露光波長での反射防止を光学的に考
慮しておらず）、バーズビークや結晶欠陥等についての
み注目しているのが現状である。
ｉＪ４穀については、光学的に良好な反射防止条件で用
いておらず（即ち、露光波長での反射防止を光学的に考
慮しておらず）、バーズビークや結晶欠陥等についての
み注目しているのが現状である。
本発明は、上述の点に鑑み、ＬＯＣＯＳ酸化ｊ−酸化酸
に際し、露光波長での反射防止を図りフォトリソグラフ
ィ工程でのパターン精度を向上し、面積度のＬＯＧＯＳ
酸化層を形成できるようにした半導体装置の製造方法を
提供するものである。
に際し、露光波長での反射防止を図りフォトリソグラフ
ィ工程でのパターン精度を向上し、面積度のＬＯＧＯＳ
酸化層を形成できるようにした半導体装置の製造方法を
提供するものである。
本発明は、半導体基体（１）上に厚さ１２５０Å〜１７
５０人のシリコン窒化ＩＩＩ （２）を形成する工程と
、シリコン窒化膜（２）上にフォトレジストｌ’Ｊ （
３）を形成し、ｇ線（波長４３６ｒ＋ｍ ） ＋り）で
露光し、現像してフォトレジスト膜（３）をバターニン
グする工程と、フォトレジスト膜（３）をマスクにして
シリコン窒化膜（２）をパターニングする工程と、シリ
コン窒化膜（２）をマスクにして半導体基体（１）を選
択的に酸化する工程を有して成る。
５０人のシリコン窒化ＩＩＩ （２）を形成する工程と
、シリコン窒化膜（２）上にフォトレジストｌ’Ｊ （
３）を形成し、ｇ線（波長４３６ｒ＋ｍ ） ＋り）で
露光し、現像してフォトレジスト膜（３）をバターニン
グする工程と、フォトレジスト膜（３）をマスクにして
シリコン窒化膜（２）をパターニングする工程と、シリ
コン窒化膜（２）をマスクにして半導体基体（１）を選
択的に酸化する工程を有して成る。
シリコン窒化膜（２）の屈折率は、反射防止条件に合う
ように、値２．２４或はその近傍の値となるように選定
する。
ように、値２．２４或はその近傍の値となるように選定
する。
拳法によれば、フォトレジスｌ−Ｊｉｆｆ （２）の露
光に際して露光用の光即ちｇ線（波長４３６ｎｍ ）の
光（５）に対しては下地の半導体基体（１）からの反射
率が低下する。従っ°ζ、パターン精度のよいＬＯＧＯ
Ｓ酸化層（４）の形成が可能となる。一方、位置合せ用
の光即ちアライメント波長６３３ｎｍの光に対しては反
射率が向上し高精度の位置合せができる。
光に際して露光用の光即ちｇ線（波長４３６ｎｍ ）の
光（５）に対しては下地の半導体基体（１）からの反射
率が低下する。従っ°ζ、パターン精度のよいＬＯＧＯ
Ｓ酸化層（４）の形成が可能となる。一方、位置合せ用
の光即ちアライメント波長６３３ｎｍの光に対しては反
射率が向上し高精度の位置合せができる。
以上、本発明の詳細な説明する。
本発明においては、ＬＯＧＯＳ酸化層を形成する際のフ
ォトリソグラフィ工程での露光時に、下地Ｓｉからの反
射率を下げてパターン精度の向上を図るために、シリコ
ン基体上に形成するシリコン窒化（ＳｉｉＮ＋ ） 膜
を下地の反射防止条件に合った屈折率及び貌厚に選定し
て形成するようになす。
ォトリソグラフィ工程での露光時に、下地Ｓｉからの反
射率を下げてパターン精度の向上を図るために、シリコ
ン基体上に形成するシリコン窒化（ＳｉｉＮ＋ ） 膜
を下地の反射防止条件に合った屈折率及び貌厚に選定し
て形成するようになす。
単純なｔｏｃｏｓ酸化服の形成上程を考えた場合、５ｉ
ｘＮ＋ ／ Ｓ を構造におけるＳｉ３Ｎ４股をバター
ニングすることになる。今、シリコン基体上に５ｉ０２
パッド層を介して５ｉｉＮｎ １５！を被着形成し、そ
の上にフォトレジスト層を形成して、このフォトレジス
Ｉ−層を所定パターンに露光するときの、露光波長λ−
４３６ｎａ＋ （ｇ線）とし、シリコン基体の屈折率
ｎ −５，０−ｊ Ｏ，１’／とすると、Ｓｉ３Ｎ４股
Ｍｋに要求される屈折率ｎ１は次のようｉなる（なお、
Ｓｔ基体−２，２４ 但し、ｋ２：シリコン基体の露光波長４３６ｎｍでの吸
収係数、ｎｔ ：同じくシリコン基体の露光波長４３６
ｎ＋ｗでの屈折率であり、ｋ２ ＝０．１７＋ ｎｔ
−５，０を代入する。
ｘＮ＋ ／ Ｓ を構造におけるＳｉ３Ｎ４股をバター
ニングすることになる。今、シリコン基体上に５ｉ０２
パッド層を介して５ｉｉＮｎ １５！を被着形成し、そ
の上にフォトレジスト層を形成して、このフォトレジス
Ｉ−層を所定パターンに露光するときの、露光波長λ−
４３６ｎａ＋ （ｇ線）とし、シリコン基体の屈折率
ｎ −５，０−ｊ Ｏ，１’／とすると、Ｓｉ３Ｎ４股
Ｍｋに要求される屈折率ｎ１は次のようｉなる（なお、
Ｓｔ基体−２，２４ 但し、ｋ２：シリコン基体の露光波長４３６ｎｍでの吸
収係数、ｎｔ ：同じくシリコン基体の露光波長４３６
ｎ＋ｗでの屈折率であり、ｋ２ ＝０．１７＋ ｎｔ
−５，０を代入する。
上記式より５ｉｓＮ４膜としては屈折率ｎｘ−２，２４
を有するＳ ｉ３Ｎ ４であれば良い。また、５ｉ３Ｎ
４８％の膜厚ｄについても、干渉の周期より、 λ λ （但し、ｍ＝０．１．２．・・・・の整数）と知られて
いるので、４８．７膜ｍ、 １４６ｎｍ、 ２４３ｎｍ
の中よりＬＯＧＯＳ酸化層の形状に合わせて設定すれば
よい。
を有するＳ ｉ３Ｎ ４であれば良い。また、５ｉ３Ｎ
４８％の膜厚ｄについても、干渉の周期より、 λ λ （但し、ｍ＝０．１．２．・・・・の整数）と知られて
いるので、４８．７膜ｍ、 １４６ｎｍ、 ２４３ｎｍ
の中よりＬＯＧＯＳ酸化層の形状に合わせて設定すれば
よい。
面、形状コントロールの為に５ｉｉＮ＋ 股とシリコン
基体の間に多結晶シリコン膜やＳ ｉ（ｈ膜を入れた構
成のものにおいても、わずかな合せ込みで、すなわち、
Ｓ ｉ３Ｎ ４膜の膜厚を上記計算式の値かられずかに
ずらした値とすることによって行える。減圧ＣＶＤによ
るＳ ｉ３Ｎ ４ 膜の屈折率ｎ１のコントロールは、
Ｓｉリッチになる５ｉＨ２Ｇｆｆ２／ ＮＨ３の流量比
でコントロールできる。かかる減圧ＣＶＤによるＳｉ３
Ｎ４膜の形成条件の例を次に示す。
基体の間に多結晶シリコン膜やＳ ｉ（ｈ膜を入れた構
成のものにおいても、わずかな合せ込みで、すなわち、
Ｓ ｉ３Ｎ ４膜の膜厚を上記計算式の値かられずかに
ずらした値とすることによって行える。減圧ＣＶＤによ
るＳ ｉ３Ｎ ４ 膜の屈折率ｎ１のコントロールは、
Ｓｉリッチになる５ｉＨ２Ｇｆｆ２／ ＮＨ３の流量比
でコントロールできる。かかる減圧ＣＶＤによるＳｉ３
Ｎ４膜の形成条件の例を次に示す。
熱分解温度７５０℃〜８００℃
形成圧力０．１〜０．８Ｔｏｒｒ
Ｓｉｌｈにｆｆ１２／ ＮＨ３モル比１／４以上キャリ
アガスはＮ２を用いてもよく、或はキャリアガスは無く
ても良い。
アガスはＮ２を用いてもよく、或はキャリアガスは無く
ても良い。
第２図は上記形成条件の１例であり、Ｓｉ３Ｎ４膜％を
膜厚１５０ｒｖ＋、 １００ｎａ＋、 ６５ｎａ＋、
５０ｎｍ、 ３０ｒｖと被着形成した場合の反射スペク
トルを示す。膜厚１５０ｎｍの場合は、露光波長（４３
６ｎｍ ）では反射率が低下し、アライメント波長（６
３３ｎｍ ）では反射率が向上する。
膜厚１５０ｒｖ＋、 １００ｎａ＋、 ６５ｎａ＋、
５０ｎｍ、 ３０ｒｖと被着形成した場合の反射スペク
トルを示す。膜厚１５０ｎｍの場合は、露光波長（４３
６ｎｍ ）では反射率が低下し、アライメント波長（６
３３ｎｍ ）では反射率が向上する。
卆
半導体装置を微細加工して高集積化させるたに、レジス
ト層の露光を縮小撮影露光によって行う様になってきて
おり、この縮小投影露光ではウェハ上に形成されている
レジスト層の全面をステップアンドリピートを繰り返し
て露光する。従って縮小投影露光では精密な位置合せ露
光をしなければならず、そのためにウェハ上の合せマー
クからつ゛エバの位置を検出してマスクの投影像とウニ
／％との位置合せを行う。このウェハ上の合せマークの
検出は、露光に用いる光即ち露光波長４３６ｎｍの光と
は別の光、つまりレジスト層を感光させない波長の光（
所謂アライメント波長６３３ｎｅ＋の光）でウェハ照射
し、その反射光を検出して行う。従ってこの場合は露光
の場合とは逆にウェハ等の反射率が高い方が好ましい。
ト層の露光を縮小撮影露光によって行う様になってきて
おり、この縮小投影露光ではウェハ上に形成されている
レジスト層の全面をステップアンドリピートを繰り返し
て露光する。従って縮小投影露光では精密な位置合せ露
光をしなければならず、そのためにウェハ上の合せマー
クからつ゛エバの位置を検出してマスクの投影像とウニ
／％との位置合せを行う。このウェハ上の合せマークの
検出は、露光に用いる光即ち露光波長４３６ｎｍの光と
は別の光、つまりレジスト層を感光させない波長の光（
所謂アライメント波長６３３ｎｅ＋の光）でウェハ照射
し、その反射光を検出して行う。従ってこの場合は露光
の場合とは逆にウェハ等の反射率が高い方が好ましい。
上記のＳｉ３Ｎ＋ 膜の膜厚から１５０ｎｎの場合には
、露光波長４３６ｎ＋ｗでの反射率が低く、アライメン
ト波長（６３３ｎｍ ）での反射率が田ｉいので、縮小
投影露光での露光と位置合せの条件に合致し好ましい。
、露光波長４３６ｎ＋ｗでの反射率が低く、アライメン
ト波長（６３３ｎｍ ）での反射率が田ｉいので、縮小
投影露光での露光と位置合せの条件に合致し好ましい。
そして、本発明においてはＬＯＣＯ５用の実用的なＳｉ
３Ｎ４膜の膜厚値としては、１２５０Å〜１７５０人好
ましくは１４６０人近傍とするものである。これは、露
光条件として、膜厚４８．７ｎｅ＋或は２４３ｎａ＋で
も可能であるが、実際のＬＯＧＯ５酸化層の形成時に、
５ｉａＮ＋膜の膜厚が薄すぎるとバーズビークが長（入
り過ぎ、また５ｉｖＮ＋ ｌ！ｆ！の膜厚が厚くなると
、例えば２５００Å以上ではシリコン基体側に欠陥が入
りやすくなるという理由からである。
３Ｎ４膜の膜厚値としては、１２５０Å〜１７５０人好
ましくは１４６０人近傍とするものである。これは、露
光条件として、膜厚４８．７ｎｅ＋或は２４３ｎａ＋で
も可能であるが、実際のＬＯＧＯ５酸化層の形成時に、
５ｉａＮ＋膜の膜厚が薄すぎるとバーズビークが長（入
り過ぎ、また５ｉｖＮ＋ ｌ！ｆ！の膜厚が厚くなると
、例えば２５００Å以上ではシリコン基体側に欠陥が入
りやすくなるという理由からである。
次に第１図は本発明による素子分離としてのＬＯＧＯ３
酸化層の形成法の一例である。第１図Ａにボすようにシ
リコン基板（１１の一面に、薄いＳ ｉ０２バッド層（
図示せず）を介して上述の形成条件によって屈折率２．
２４程度（或は２．０近傍でも可能）で膜厚１２５０Å
〜１７５０人程度のＳｉ３Ｎ＋膜（２）を形成し、さら
にその上にフォトレジスト膜（３）を被着形成する。
酸化層の形成法の一例である。第１図Ａにボすようにシ
リコン基板（１１の一面に、薄いＳ ｉ０２バッド層（
図示せず）を介して上述の形成条件によって屈折率２．
２４程度（或は２．０近傍でも可能）で膜厚１２５０Å
〜１７５０人程度のＳｉ３Ｎ＋膜（２）を形成し、さら
にその上にフォトレジスト膜（３）を被着形成する。
次に、第１図Ｂに示すようにマスク（４）を介してｇ線
（波長４３６ｎｍ ）の光（５）でフォトレジスト膜（
３）を露光し、次で現像して第１図Ｃに示すように所定
パターンのフォトレジスト膜（３）を形成する。
（波長４３６ｎｍ ）の光（５）でフォトレジスト膜（
３）を露光し、次で現像して第１図Ｃに示すように所定
パターンのフォトレジスト膜（３）を形成する。
次に、第１図りに示すようにフォトレジスト膜（３）を
マスクにＳｉ３Ｎ４膜（２）を選択的に除去し、しかる
後、パターニングされた５ｉａＮ＋膜（２）をマスクに
してシリコン基板（１）を選択的に酸化して所謂ＬＯＧ
Ｏ５酸化層（６）を形成する。
マスクにＳｉ３Ｎ４膜（２）を選択的に除去し、しかる
後、パターニングされた５ｉａＮ＋膜（２）をマスクに
してシリコン基板（１）を選択的に酸化して所謂ＬＯＧ
Ｏ５酸化層（６）を形成する。
かかる製法によれば、屈折率２．２４程度、膜厚１２５
０Å〜１７５０人の５ｉｑＮ４１臭（２）を形成するこ
とにより、第１図Ｂのｇ線（波長４３６ｎｍ ）の光に
よる露光工程において、”モ地のシリコン基＆ （１１
からの反射率が下げられ、露光条件のマージンが幅広く
とれるようになり、露光パターン精度が向上するゆまた
良好な反射防止条件のＳｉ３Ｎ＋膜（２）を用いている
のでＬＯＧＯ３酸化層の形成時のバーズビークや、シリ
コン基板の結晶欠陥の発生等も回避することができる。
０Å〜１７５０人の５ｉｑＮ４１臭（２）を形成するこ
とにより、第１図Ｂのｇ線（波長４３６ｎｍ ）の光に
よる露光工程において、”モ地のシリコン基＆ （１１
からの反射率が下げられ、露光条件のマージンが幅広く
とれるようになり、露光パターン精度が向上するゆまた
良好な反射防止条件のＳｉ３Ｎ＋膜（２）を用いている
のでＬＯＧＯ３酸化層の形成時のバーズビークや、シリ
コン基板の結晶欠陥の発生等も回避することができる。
一方、上記形成条件によるＳ ｉ）Ｎ ４ ＭｔＡ（２
１においては、位置合せのための光即ちアライメント波
長６３３ｎｎ＋の光に対しては反射率が低下しないので
、露光時の位置合せが良好に行える。また、拳法は減圧
ＣＶＩ）のＳｉ３Ｎ２映の膜質特に屈折率と膜厚を選定
することにより、他は従来技術（構造）はほとんど変え
ないで、微細ルールのＬＯＧＯＳパターンの形成に対応
できる。さらに、露光時の反射防止が図れるので、レジ
スｉ・の精度を保ったままＬＯＧＯＳパターンの縮小が
でき、従って、微細ルールのＬＯＧＯＳパターンを精度
よく形成することができる。
１においては、位置合せのための光即ちアライメント波
長６３３ｎｎ＋の光に対しては反射率が低下しないので
、露光時の位置合せが良好に行える。また、拳法は減圧
ＣＶＩ）のＳｉ３Ｎ２映の膜質特に屈折率と膜厚を選定
することにより、他は従来技術（構造）はほとんど変え
ないで、微細ルールのＬＯＧＯＳパターンの形成に対応
できる。さらに、露光時の反射防止が図れるので、レジ
スｉ・の精度を保ったままＬＯＧＯＳパターンの縮小が
でき、従って、微細ルールのＬＯＧＯＳパターンを精度
よく形成することができる。
本発明によれば、ＬＯＧＯＳ酸化層の形成工程において
、そのシリコン窒化膜を反射防止条件に合った膜厚をも
って形成することにより、フォトレジスト膜に対する露
光で、露光波長４３６ｎｍでの下地半導体基体からの反
射率が低下し、従って露光条件のマージンを幅広くとれ
るようになりパターン精度を向上することができる。
、そのシリコン窒化膜を反射防止条件に合った膜厚をも
って形成することにより、フォトレジスト膜に対する露
光で、露光波長４３６ｎｍでの下地半導体基体からの反
射率が低下し、従って露光条件のマージンを幅広くとれ
るようになりパターン精度を向上することができる。
又、フォトレジスト膜の精度を保ったままＬＯＧＯＳパ
ターンの縮小が可能となり、微細ルールのＬＯＧＯ５酸
化層の形成が可能となる。さらに、アライメント波長６
３３ｎｍでの反射率は向上するので、露光時のウェハの
位置合せは高精度に行える。
ターンの縮小が可能となり、微細ルールのＬＯＧＯ５酸
化層の形成が可能となる。さらに、アライメント波長６
３３ｎｍでの反射率は向上するので、露光時のウェハの
位置合せは高精度に行える。
従って、本発明は高密度の半導体集積回路における素子
分離としてのＬＯＧＯＳ酸化層の形成に通用して好適な
らしめるものである。
分離としてのＬＯＧＯＳ酸化層の形成に通用して好適な
らしめるものである。
第１図Ａ−Ｅは本発明の半導体装置の製造方法の例を示
す工程図、第２図はＳｉ３Ｎ＋膜の膜厚を変えたときの
反射スペクトル図である。 （１）はシリコン基板、（２）はＳｉ３Ｎ４膜、（３）
はフォトレジスト膜、（５）はｇ線の光、（６）はＬＯ
ＧＯＳ酸化層である。
す工程図、第２図はＳｉ３Ｎ＋膜の膜厚を変えたときの
反射スペクトル図である。 （１）はシリコン基板、（２）はＳｉ３Ｎ４膜、（３）
はフォトレジスト膜、（５）はｇ線の光、（６）はＬＯ
ＧＯＳ酸化層である。
Claims (1)
- 【特許請求の範囲】 半導体基体上に厚さ１２５０Å〜１７５０Åのシリコ
ン窒化膜を形成する工程、 上記シリコン窒化膜上にフォトレジスト膜を形成し、ｇ
線（波長４３６ｎｍ）で露光し、現像して該フォトレジ
スト膜をパターニングする工程、上記フォトレジスト膜
をマスクにして上記シリコン窒化膜をパターニングする
工程、 上記シリコン窒化膜をマスクにして上記半導体基体を選
択的に酸化する工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121173A JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63121173A JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290244A true JPH01290244A (ja) | 1989-11-22 |
| JP3066967B2 JP3066967B2 (ja) | 2000-07-17 |
Family
ID=14804658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63121173A Expired - Fee Related JP3066967B2 (ja) | 1988-05-18 | 1988-05-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066967B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144544A (en) * | 1980-04-14 | 1981-11-10 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6174350A (ja) * | 1984-09-19 | 1986-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPS61290721A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6246529A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | エツチング方法 |
-
1988
- 1988-05-18 JP JP63121173A patent/JP3066967B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3066967B2 (ja) | 2000-07-17 |
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