JPH0129091B2 - - Google Patents
Info
- Publication number
- JPH0129091B2 JPH0129091B2 JP56103938A JP10393881A JPH0129091B2 JP H0129091 B2 JPH0129091 B2 JP H0129091B2 JP 56103938 A JP56103938 A JP 56103938A JP 10393881 A JP10393881 A JP 10393881A JP H0129091 B2 JPH0129091 B2 JP H0129091B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- input signal
- delay circuit
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はデジタル論理回路の構成に関する。特
にデータ処理装置に適するクロツク分配系の前縁
微分回路に関する。
にデータ処理装置に適するクロツク分配系の前縁
微分回路に関する。
一般に、クロツク分配系ではクロツクのパルス
幅に規定を設ける必要性が高く、特にクロツク周
期が小さくなるにつれてパルス幅の規定が厳しく
なつている。
幅に規定を設ける必要性が高く、特にクロツク周
期が小さくなるにつれてパルス幅の規定が厳しく
なつている。
従来、クロツクのパルス幅を定める方法は第１
図に示すような前縁微分回路によるか、あるいは
第１図に示す前縁微分回路により微分した出力信
号を第２図に示すパルス幅作成回路を通過させて
任意のパルス幅を定める方法が広く知られてい
る。
図に示すような前縁微分回路によるか、あるいは
第１図に示す前縁微分回路により微分した出力信
号を第２図に示すパルス幅作成回路を通過させて
任意のパルス幅を定める方法が広く知られてい
る。
すなわち、第１図に示す従来例回路は、入力信
号ａを遅延する第一の遅延回路１と、この遅延回
路１の出力信号ｂを負の信号にするインバータ回
路２と、このインバータ回路２の出力信号ｃと前
記入力信号ａとのアンドまたはナンドをとり入力
信号ａを微分する微分波形作成回路３とを備え
る。また第２図に示す従来例のパルス幅作成回路
は、前記微分波形作成回路３の出力信号を入力信
号とするセツト・リセツト型ラツチ５と、遅延回
路６とを備える。
号ａを遅延する第一の遅延回路１と、この遅延回
路１の出力信号ｂを負の信号にするインバータ回
路２と、このインバータ回路２の出力信号ｃと前
記入力信号ａとのアンドまたはナンドをとり入力
信号ａを微分する微分波形作成回路３とを備え
る。また第２図に示す従来例のパルス幅作成回路
は、前記微分波形作成回路３の出力信号を入力信
号とするセツト・リセツト型ラツチ５と、遅延回
路６とを備える。
第３図は通常の入力信号および負のパルス幅が
狭い入力信号を印加した場合の第１図の前縁微分
回路の動作を示すタイムチヤートである。第３図
のタイムチヤートにおいて、各符号は第１図の各
符号にそれぞれ対応する。通常の入力信号の場合
を破線で示し、負のパルス幅が狭い入力信号の場
合を実線で示す。第３図のタイムチヤートで示す
ように、通常の入力信号の場合には入力信号ａの
正のパルスの前縁が正しく微分されて出力信号ｄ
またはｅが出力されるが、負のパルス幅が狭い入
力信号を印加した場合には、インバータ回路２の
出力信号ｃにより、入力信号ａの次の周期の正の
パルスの前縁が削られた出力信号ｄまたはｅが出
力される。
狭い入力信号を印加した場合の第１図の前縁微分
回路の動作を示すタイムチヤートである。第３図
のタイムチヤートにおいて、各符号は第１図の各
符号にそれぞれ対応する。通常の入力信号の場合
を破線で示し、負のパルス幅が狭い入力信号の場
合を実線で示す。第３図のタイムチヤートで示す
ように、通常の入力信号の場合には入力信号ａの
正のパルスの前縁が正しく微分されて出力信号ｄ
またはｅが出力されるが、負のパルス幅が狭い入
力信号を印加した場合には、インバータ回路２の
出力信号ｃにより、入力信号ａの次の周期の正の
パルスの前縁が削られた出力信号ｄまたはｅが出
力される。
従つて負のパルス幅が狭くなると、正しい前縁
微分ができなくなる欠点があつた。
微分ができなくなる欠点があつた。
本発明の目的は、この欠点を解消するもので、
第１図の第一の遅延回路１の出力信号を負の信号
にするインバータ回路２の代りに、入力信号を僅
かに遅延させる第二の遅延回路と、前記第一の遅
延回路の出力信号と前記第二の遅延回路の出力信
号とをナンドする遅延波形作成回路を挿入するこ
とにより、負のパルス幅の狭い入力信号の場合で
も正しく前縁を微分できる前縁微分回路を提供す
ることにある。
第１図の第一の遅延回路１の出力信号を負の信号
にするインバータ回路２の代りに、入力信号を僅
かに遅延させる第二の遅延回路と、前記第一の遅
延回路の出力信号と前記第二の遅延回路の出力信
号とをナンドする遅延波形作成回路を挿入するこ
とにより、負のパルス幅の狭い入力信号の場合で
も正しく前縁を微分できる前縁微分回路を提供す
ることにある。
本発明は、入力信号に遅延を与える第一の遅延
回路と、この入力信号に第一の遅延回路の遅延時
間より小さくかつ入力信号の最小パルス幅より小
さい遅延を与える第二の遅延回路と、前記第一の
遅延回路の出力と前記第二の遅延回路の出力とを
二つの入力としこの二つの入力のナンドまたはノ
アの論理をとる遅延波形作成回路と、この遅延波
形作成回路の出力と前記入力信号とを二つの入力
としこの二つの入力のアンド、ナンド、オア、ノ
アのうちのいずれかの論理をとる微分波形作成回
路とを備えたことを特徴とする。上記論理回路の
組み合わせについては、遅延波形作成回路がナン
ドの論理であるときには微分波形作成回路の論理
のアンドまたはナンドであり、遅延波形作成回路
がノアの論理であるときには微分波形作成回路の
論理はオアまたはノアの論理である。
回路と、この入力信号に第一の遅延回路の遅延時
間より小さくかつ入力信号の最小パルス幅より小
さい遅延を与える第二の遅延回路と、前記第一の
遅延回路の出力と前記第二の遅延回路の出力とを
二つの入力としこの二つの入力のナンドまたはノ
アの論理をとる遅延波形作成回路と、この遅延波
形作成回路の出力と前記入力信号とを二つの入力
としこの二つの入力のアンド、ナンド、オア、ノ
アのうちのいずれかの論理をとる微分波形作成回
路とを備えたことを特徴とする。上記論理回路の
組み合わせについては、遅延波形作成回路がナン
ドの論理であるときには微分波形作成回路の論理
のアンドまたはナンドであり、遅延波形作成回路
がノアの論理であるときには微分波形作成回路の
論理はオアまたはノアの論理である。
次に本発明の一実施例を図面を参照して説明す
る。
る。
第４図は本発明一実施例回路の構成図である。
第４図において、各符号は第１図の各符号にそれ
ぞれ対応する。
第４図において、各符号は第１図の各符号にそれ
ぞれ対応する。
本実施例の特徴ある構成は、第１図に示したイ
ンバータ回路２の代りに、入力信号ａを僅かに遅
延させる第二の遅延回路７と、第一の遅延回路１
の出力信号ｂとこの第二の遅延回路７の出力信号
ｆとのナンドをとり微分波形作成回路３に出力信
号ｇを送出する遅延波形作成回路９とを新たに挿
入したことにある。
ンバータ回路２の代りに、入力信号ａを僅かに遅
延させる第二の遅延回路７と、第一の遅延回路１
の出力信号ｂとこの第二の遅延回路７の出力信号
ｆとのナンドをとり微分波形作成回路３に出力信
号ｇを送出する遅延波形作成回路９とを新たに挿
入したことにある。
このような構成で、入力信号ａは第一の遅延回
路１に入力され、この遅延回路１は入力信号ａを
遅延した出力信号ｂを出力する。また入力信号ａ
は第二の遅延回路７に入力され、この遅延回路７
は僅かに遅延した出力信号ｆを出力する。前記出
力信号ｂと出力信号ｆは遅延波形作成回路９に入
力される。遅延波形作成回路９は出力信号ｂ，ｆ
のナンドをとることにより、出力信号ｂの正のパ
ルスの前縁と出力信号ｆの正のパルスの後縁によ
り狭くされた出力信号ｇを出力する。前記出力信
号ｇと入力信号ａは微分波形作成回路３に入力さ
れ微分波形作成回路３は入力信号ａと出力信号ｇ
とのアンドまたはナンドをとることにより、入力
信号ａの正のパルスの前縁と出力信号ｇの負のパ
ルスの前縁により狭くなつた出力信号ｄまたはｅ
を出力する。
路１に入力され、この遅延回路１は入力信号ａを
遅延した出力信号ｂを出力する。また入力信号ａ
は第二の遅延回路７に入力され、この遅延回路７
は僅かに遅延した出力信号ｆを出力する。前記出
力信号ｂと出力信号ｆは遅延波形作成回路９に入
力される。遅延波形作成回路９は出力信号ｂ，ｆ
のナンドをとることにより、出力信号ｂの正のパ
ルスの前縁と出力信号ｆの正のパルスの後縁によ
り狭くされた出力信号ｇを出力する。前記出力信
号ｇと入力信号ａは微分波形作成回路３に入力さ
れ微分波形作成回路３は入力信号ａと出力信号ｇ
とのアンドまたはナンドをとることにより、入力
信号ａの正のパルスの前縁と出力信号ｇの負のパ
ルスの前縁により狭くなつた出力信号ｄまたはｅ
を出力する。
ここで第一の遅延回路１は配線、ゲート、また
は遅延線で構成され、入力信号ａから出力信号ｇ
までの遅延時間を必要とする微分信号のパルス幅
に等しい値にする遅延時間を有する。第二の遅延
回路７は配線、ゲート、または遅延線で構成さ
れ、入力信号ａが与えられてから出力信号ｇを送
出するまでの遅延時間を入力信号ａの最大パルス
幅より小さい値でかつ第一の遅延回路１の遅延時
間より小さい値の遅延時間を有する。
は遅延線で構成され、入力信号ａから出力信号ｇ
までの遅延時間を必要とする微分信号のパルス幅
に等しい値にする遅延時間を有する。第二の遅延
回路７は配線、ゲート、または遅延線で構成さ
れ、入力信号ａが与えられてから出力信号ｇを送
出するまでの遅延時間を入力信号ａの最大パルス
幅より小さい値でかつ第一の遅延回路１の遅延時
間より小さい値の遅延時間を有する。
これにより、本発明の前縁微分回路の出力信号
ｄまたはｅの正または負のパルス幅は、入力信号
ａの正または負のパルス幅の最小パルス幅の２倍
以下に制限される。
ｄまたはｅの正または負のパルス幅は、入力信号
ａの正または負のパルス幅の最小パルス幅の２倍
以下に制限される。
第５図〜第７図は本実施例回路の動作タイムチ
ヤートである。第５図〜第７図において各符号は
第４図の各符号にそれぞれ対応する。第５図は通
常のパルス幅を持つ入力信号ａの場合の動作を示
し、正しく前縁微分が行われていることを示す。
第６図に入力信号ａのパルス幅が変化し、正のパ
ルス幅（論理「１」すなわち第６図では下側に表
示されている）が狭くなつた場合の動作を示す。
この場合には遅延回路７の出力信号ｆは入力信号
ａよりやや遅れて現れ、遅延回路１の出力信号ｂ
はこれよりさらに遅れて現れる。したがつて遅延
波形作成回路（この例ではナンド）９の出力ｇは
第６図のようにきわめて短い時間だけ論理「０」
をとることになる。したがつて、微分波形作成回
路（この例ではアンド）３の出力ｄは入力信号ａ
がそのまま通り抜けることになる。
ヤートである。第５図〜第７図において各符号は
第４図の各符号にそれぞれ対応する。第５図は通
常のパルス幅を持つ入力信号ａの場合の動作を示
し、正しく前縁微分が行われていることを示す。
第６図に入力信号ａのパルス幅が変化し、正のパ
ルス幅（論理「１」すなわち第６図では下側に表
示されている）が狭くなつた場合の動作を示す。
この場合には遅延回路７の出力信号ｆは入力信号
ａよりやや遅れて現れ、遅延回路１の出力信号ｂ
はこれよりさらに遅れて現れる。したがつて遅延
波形作成回路（この例ではナンド）９の出力ｇは
第６図のようにきわめて短い時間だけ論理「０」
をとることになる。したがつて、微分波形作成回
路（この例ではアンド）３の出力ｄは入力信号ａ
がそのまま通り抜けることになる。
第７図は入力信号ａのパルス幅が変化し、負の
パルス幅（論理「０」）が狭くなつた場合の動作
を示す図である。この例は第３図に実線で示す従
来例動作のうちパルス幅が狭くなつた場合に対応
する。遅延回路７の出力信号ｆは入力信号ａより
やや遅れて現れ、遅延回路１の出力信号ｂはさら
に遅れて現れる。この例では遅延波形作成回路９
の出力ｇはこの信号ｂおよびｆのナンドとして現
れる。微分波形作成回路３の出力ｄは信号ａおよ
びｇのアンドであるから、その前縁はこの信号ｇ
に無関係であり入力信号ａの後縁により定まり、
出力ｄの後縁は信号ｇの後縁により定まる。した
がつて、第３図で説明した従来例のように、その
出力信号ｄの前縁が削りとられることはない。
パルス幅（論理「０」）が狭くなつた場合の動作
を示す図である。この例は第３図に実線で示す従
来例動作のうちパルス幅が狭くなつた場合に対応
する。遅延回路７の出力信号ｆは入力信号ａより
やや遅れて現れ、遅延回路１の出力信号ｂはさら
に遅れて現れる。この例では遅延波形作成回路９
の出力ｇはこの信号ｂおよびｆのナンドとして現
れる。微分波形作成回路３の出力ｄは信号ａおよ
びｇのアンドであるから、その前縁はこの信号ｇ
に無関係であり入力信号ａの後縁により定まり、
出力ｄの後縁は信号ｇの後縁により定まる。した
がつて、第３図で説明した従来例のように、その
出力信号ｄの前縁が削りとられることはない。
第６図の場合にも、第７図の場合にも、入力信
号として許容される最小パルス幅は第二の遅延回
路の遅延時間より大きくなるように設定される。
号として許容される最小パルス幅は第二の遅延回
路の遅延時間より大きくなるように設定される。
なお上記例では入力信号ａが正のパルスである
場合の前縁微分回路について記述したが、遅延波
形作成回路９の機能を「ナンド」から「ノア」、
および微分波形作成回路３の機能を「アンドまた
はナンド」から「オアまたはノア」にすることに
より入力信号ａが負のパルスである場合の前縁の
微分が可能となり、前記実施例の説明において正
のパルスを負のパルス、負のパルスを正のパル
ス、ナンドをノア、アンドをオアとそれぞれ置き
換えれば、第５図〜第７図の「０」を「１」、
「１」を「０」とそれぞれ置き換えることができ
る。
場合の前縁微分回路について記述したが、遅延波
形作成回路９の機能を「ナンド」から「ノア」、
および微分波形作成回路３の機能を「アンドまた
はナンド」から「オアまたはノア」にすることに
より入力信号ａが負のパルスである場合の前縁の
微分が可能となり、前記実施例の説明において正
のパルスを負のパルス、負のパルスを正のパル
ス、ナンドをノア、アンドをオアとそれぞれ置き
換えれば、第５図〜第７図の「０」を「１」、
「１」を「０」とそれぞれ置き換えることができ
る。
本発明は以上説明したように、入力信号を僅か
に遅延させる第二の遅延回路と、第一の遅延回路
とこの第二の遅延回路の各出力信号のナンドまた
はノアをとる遅延波形作成回路とを、従来のイン
バータ回路の代りに挿入することにより、入力信
号の正または負のパルス幅が狭くなつても正しく
前縁微分できる優れた効果がある。
に遅延させる第二の遅延回路と、第一の遅延回路
とこの第二の遅延回路の各出力信号のナンドまた
はノアをとる遅延波形作成回路とを、従来のイン
バータ回路の代りに挿入することにより、入力信
号の正または負のパルス幅が狭くなつても正しく
前縁微分できる優れた効果がある。
第１図は従来例回路の構成図。第２図はこの従
来例回路に基づいて任意のパルス幅を作成するパ
ルス幅作成回路。第３図は第１図に示した従来例
回路の動作タイムチヤート。第４図は本発明一実
施例回路の構成図。第５図〜第７図はこの実施例
回路の動作タイムチヤート。 １…第一の遅延回路、２…インバータ回路、３
…微分波形作成回路、５…セツト・リセツト型ラ
ツチ、６…遅延回路、７…第二の遅延回路、９…
遅延波形作成回路。
来例回路に基づいて任意のパルス幅を作成するパ
ルス幅作成回路。第３図は第１図に示した従来例
回路の動作タイムチヤート。第４図は本発明一実
施例回路の構成図。第５図〜第７図はこの実施例
回路の動作タイムチヤート。 １…第一の遅延回路、２…インバータ回路、３
…微分波形作成回路、５…セツト・リセツト型ラ
ツチ、６…遅延回路、７…第二の遅延回路、９…
遅延波形作成回路。
Claims (1)
- 【特許請求の範囲】 １ 入力信号に遅延を与える第一の遅延回路１
と、 この入力信号に第一の遅延回路の遅延時間より
小さくかつ入力信号として許容される最小パルス
幅より小さい遅延を与える第二の遅延回路７と、 前記第一の遅延回路の出力と前記第二の遅延回
路の出力とを二つの入力としこの二つの入力のナ
ンドの論理をとる遅延波形作成回路９と、 この遅延波形作成回路の出力と前記入力信号と
を二つの入力としこの二つの入力のアンドまたは
ナンドの論理をとる微分波形作成回路３と を備えたことを特徴とする前縁微分回路。 ２ 入力信号に遅延を与える第一の遅延回路１
と、 この入力信号に第一の遅延回路の遅延時間より
小さくかつ入力信号として許容される最小パルス
幅より小さい遅延を与える第二の遅延回路７と、 前記第一の遅延回路の出力と前記第二の遅延回
路の出力とを二つの入力としこの二つの入力のノ
アの論理をとる遅延波形作成回路９と、 この遅延波形作成回路の出力と前記入力信号と
を二つの入力としこの二つの入力のオアまたはノ
アの論理をとる微分波形作成回路３と を備えたことを特徴とする前縁微分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103938A JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103938A JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585022A JPS585022A (ja) | 1983-01-12 |
| JPH0129091B2 true JPH0129091B2 (ja) | 1989-06-07 |
Family
ID=14367376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103938A Granted JPS585022A (ja) | 1981-07-02 | 1981-07-02 | 前縁微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585022A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199771A (ja) * | 1985-03-04 | 1986-09-04 | Shirako:Kk | 海苔の乾燥方法 |
| US5072132A (en) * | 1989-06-09 | 1991-12-10 | Digital Equipment Corporation | Vsli latch system and sliver pulse generator with high correlation factor |
| JPH04157916A (ja) * | 1990-10-22 | 1992-05-29 | Matsushita Electric Ind Co Ltd | パルス幅復調器 |
-
1981
- 1981-07-02 JP JP56103938A patent/JPS585022A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS585022A (ja) | 1983-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0763135B2 (ja) | 半導体集積論理回路 | |
| JPH0129091B2 (ja) | ||
| EP0511423A1 (en) | Electrical circuit for generating pulse strings | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JP2654360B2 (ja) | 読取信号補正装置、磁気ディスク装置及び読取信号補正方法 | |
| JP2646561B2 (ja) | クロック分配回路 | |
| KR100310948B1 (ko) | 데이타신호판독방법및그장치 | |
| JP2567110B2 (ja) | Ｄ型フリップフロップ回路 | |
| JPS6076807A (ja) | クロツク整形回路 | |
| JP2534487B2 (ja) | パルス発生回路 | |
| JPH07321616A (ja) | ノイズ除去回路 | |
| JPH0256853B2 (ja) | ||
| JPS5934188Y2 (ja) | 信号入力回路 | |
| JP3088144B2 (ja) | Ｆｉｆｏリセット回路 | |
| JPH01290313A (ja) | 集積回路間の信号伝搬方法 | |
| JPS6329301Y2 (ja) | ||
| JP4244468B2 (ja) | クロック発生装置 | |
| JPS605492A (ja) | 半導体メモリ装置のアドレスバツフア回路 | |
| JPH06209243A (ja) | デューティファクタ補償回路 | |
| JPS62118633A (ja) | デイジタル識別回路 | |
| JP3036940B2 (ja) | 位相反転保護機能を有する分周回路 | |
| JPH0328862B2 (ja) | ||
| JPS58182582A (ja) | 時刻発生装置 | |
| JPS63282571A (ja) | 論理回路の合成方式 | |
| JPH09146980A (ja) | 論理遅延シミュレーション方法 |