JPH0129095B2 - - Google Patents

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JPH0129095B2
JPH0129095B2 JP56096309A JP9630981A JPH0129095B2 JP H0129095 B2 JPH0129095 B2 JP H0129095B2 JP 56096309 A JP56096309 A JP 56096309A JP 9630981 A JP9630981 A JP 9630981A JP H0129095 B2 JPH0129095 B2 JP H0129095B2
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JP
Japan
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transistor
circuit
emitter
output
input
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JP56096309A
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Japanese (ja)
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JPS57211830A (en
Inventor
Yasushi Yasuda
Hiroshi Enomoto
Yuki Shimauchi
Katsuharu Mitono
Akinori Tawara
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088Transistor-transistor logic

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  • Mathematical Physics (AREA)
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  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明はフエーズスプリツタ部をPNPトラン
ジスタとNPNトランジスタとで形成したトラン
ジスタ―トランジスタ論理回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a transistor-transistor logic circuit in which a phase splitter section is formed of a PNP transistor and an NPN transistor.

第1図は一般に使用されているローパワーシヨ
ツトキートランジスタ―トランジスタ論理回路
(略して、LSTTLと呼ばれている)を示す。こ
の回路は論理レベルに対するスレツシヨールド電
圧が低くノイズマージンが低い。Q2はフエーズ
スプリツタである。
FIG. 1 shows a commonly used low power Schottky transistor-transistor logic circuit (abbreviated as LSTTL). This circuit has a low threshold voltage for logic levels and a low noise margin. Q2 is a phase splitter.

第1図のLSTTLを改良した第2図に示すよう
なアドバアンスドローパワーシヨツトキ論理回路
(略して、ALSTTLと呼ばれている)も開発され
ているが、この回路はそのフエーズスプリツタ部
をNPN型トランジスタQ1,Q2で構成するこ
とにより、入力でのスレツシヨールド電圧Vthを
大きくしてノイズマージンの増大を図つている。
An advanced draw power shot logic circuit (abbreviated as ALSTTL) as shown in Fig. 2, which is an improved version of the LSTTL shown in Fig. 1, has also been developed, but the phase splitter section of this circuit is By configuring NPN transistors Q1 and Q2, the threshold voltage Vth at the input is increased to increase the noise margin.

しかしながら、フエーズスプリツタ部のゲイン
が大きくなり、スイツチング時の降下時間が小さ
く急峻となる。これはスイツチング時間だけにつ
いてみると、それが小さくなり、ALSTTLの高
速性が得られることにはなる。しかし、スイツチ
ング時の急峻性は大きなアンダーシユートを生じ
させたり、或いはリンギングを生じさせたりして
ALSTTLの出力に接続される回路との間に反射
が生ずる等のスイツチング特性上望ましくない点
が現実の問題となつている。
However, the gain of the phase splitter section becomes large, and the falling time during switching becomes short and steep. This means that when considering only the switching time, it becomes smaller and the high speed of ALSTTL can be obtained. However, the steepness during switching may cause large undershoot or ringing.
A real problem is that reflection occurs between the ALSTTL and the circuit connected to the output of the ALSTTL, which is undesirable in terms of switching characteristics.

本発明は上述したような従来回路の有する欠点
を解決すべく創案されたもので、その目的は入力
回路部の出力と出力トランジスタ回路部の入力と
の間にPNP型トランジスタ及びNPN型トランジ
スタから成るフエーズスプリツタを設けてスイツ
チング特性を改善しつゝ、しかも高いスレツシヨ
ールド電圧を維持しうるトランジスタ―トランジ
スタ論理回路を提供することにある。
The present invention was devised to solve the above-mentioned drawbacks of the conventional circuit, and its purpose is to connect a PNP type transistor and an NPN type transistor between the output of the input circuit section and the input of the output transistor circuit section. It is an object of the present invention to provide a transistor-transistor logic circuit which is provided with a phase splitter to improve switching characteristics and can maintain a high threshold voltage.

以下、添付図面を参照して本発明の一実施例を
説明する。
Hereinafter, one embodiment of the present invention will be described with reference to the accompanying drawings.

第3図は本発明のトランジスタ―トランジスタ
論理回路1を示す。この論理回路は入力回路部2
と、出力トランジスタ回路部3と、入力回路部1
の出力と出力トランジスタ回路部3の入力との間
に介設されたPNP型トランジスタQ7とNPN型
トランジスタQ8とから成るフエーズスプリツタ
部4とから成る。
FIG. 3 shows a transistor-transistor logic circuit 1 of the present invention. This logic circuit is input circuit section 2
, an output transistor circuit section 3, and an input circuit section 1
The phase splitter section 4 is composed of a PNP transistor Q7 and an NPN transistor Q8, which are interposed between the output of the output transistor Q7 and the input of the output transistor circuit section 3.

入力回路部2は入力論理信号の一方の論理レベ
ルに対し高インピーダンスを呈し、他方の論理レ
ベルに対し低インピーダンスを呈するものであ
り、例えば第3図に示すように入力端子5にベー
スが接続されたPNP型トランジスタQ3のコレ
クタを基準電位例えば、アース電位に接続し、そ
のエミツタを抵抗R1を介して直流電源Vccに接
続して構成されている。トランジスタQ3のエミ
ツタが入力回路部2の出力となる。
The input circuit section 2 exhibits high impedance with respect to one logic level of the input logic signal and low impedance with respect to the other logic level. For example, as shown in FIG. 3, the base is connected to the input terminal 5. The collector of the PNP transistor Q3 is connected to a reference potential, for example, the ground potential, and the emitter thereof is connected to a DC power supply Vcc via a resistor R1. The emitter of transistor Q3 becomes the output of input circuit section 2.

出力トランジスタ回路部3は第1の出力トラン
ジスタ回路部3aと第2の出力トランジスタ回路
部3bとから成り、第1の出力トランジスタ回路
部3aは例えば、該回路部の入力となるベースを
有し、エミツタを基準電位例えばアース電位に接
続し、コレクタを出力端子6に接続したNPN型
トランジスタQ4から成る。また、第2の出力ト
ランジスタ回路部3bは例えば、ダーリントン接
続のNPN型トランジスタQ5,Q6のうちのト
ランジスタQ5のベース(回路部3bの入力であ
る)を抵抗R2を経て電源Vccに接続し、そして
トランジスタQ5のエミツタをトランジスタQ6
のゲートに、そして抵抗R4を経てトランジスタ
Q6のエミツタに接続し、該エミツタを出力端子
6に接続して構成されている。
The output transistor circuit section 3 consists of a first output transistor circuit section 3a and a second output transistor circuit section 3b, and the first output transistor circuit section 3a has, for example, a base that becomes an input of the circuit section, It consists of an NPN transistor Q4 whose emitter is connected to a reference potential, such as the ground potential, and whose collector is connected to the output terminal 6. Further, the second output transistor circuit section 3b connects, for example, the base of the transistor Q5 (which is the input of the circuit section 3b) of the Darlington-connected NPN transistors Q5 and Q6 to the power supply Vcc via the resistor R2, and Connect the emitter of transistor Q5 to transistor Q6.
and to the emitter of a transistor Q6 via a resistor R4, and the emitter is connected to an output terminal 6.

フエーズスプリツタ部4を構成するPNP型ト
ランジスタQ7のベースとNPN型トランジスタ
Q8のベースとが互に接続され、トランジスタQ
7のエミツタが入力回路部の出力即ちトランジス
タQ3のエミツタに接続されている。トランジス
タQ7のコレクタはトランジスタQ8のエミツ
タ、抵抗性素子(例えば、抵抗、アクテイブプル
ダウン回路)R5の一端(他端は基準電位例えば
アース電位に接続されている。)、及び第1の出力
トランジスタ回路部3aの入力(出力トランジス
タ回路部の第1の入力)、即ちトランジスタQ4
のベースに接続されている。トランジスタQ8の
コレクタは第2の出力トランジスタ回路部3bの
入力(出力トランジスタ回路部の第2の入力)、
即ちトランジスタQ5のベースに接続されてい
る。このフエーズスプリツタ部4のトランジスタ
Q7,Q8のオフへのスイツチングを速めるため
に、必要に応じて、トランジスタQ7,Q8のベ
ースからトランジスタQ3のベース即ち入力端子
へ向けて単方向性の素子例えばダイオードが接続
される。
The base of the PNP transistor Q7 and the base of the NPN transistor Q8 constituting the phase splitter section 4 are connected to each other, and the transistor Q
The emitter of transistor Q3 is connected to the output of the input circuit section, that is, the emitter of transistor Q3. The collector of the transistor Q7 is connected to the emitter of the transistor Q8, one end of a resistive element (for example, a resistor, an active pull-down circuit) R5 (the other end is connected to a reference potential, for example, ground potential), and the first output transistor circuit section. 3a (the first input of the output transistor circuit section), that is, the transistor Q4
connected to the base of. The collector of the transistor Q8 is the input of the second output transistor circuit section 3b (second input of the output transistor circuit section),
That is, it is connected to the base of transistor Q5. In order to speed up the switching off of the transistors Q7 and Q8 of this phase splitter section 4, if necessary, a unidirectional element such as A diode is connected.

次に、本発明回路の動作を説明する。 Next, the operation of the circuit of the present invention will be explained.

入力端子5へ供給される入力論理信号がローレ
ベルになると、トランジスタQ3がオンになり、
これに応答するフエーズスプリツタ部4のトラン
ジスタQ7,Q8はオフに転ずる。従つて、第1
の出力トランジスタ回路のトランジスタQ4はオ
フになるのに対してダーリントン接続のトランジ
スタQ5,Q6はオンになる。この結果として、
出力端子6にはハイレベルの論理信号が現われ
る。
When the input logic signal supplied to the input terminal 5 becomes low level, the transistor Q3 turns on,
In response to this, transistors Q7 and Q8 of the phase splitter section 4 turn off. Therefore, the first
The transistor Q4 of the output transistor circuit is turned off, while the Darlington-connected transistors Q5 and Q6 are turned on. As a result of this,
A high level logic signal appears at the output terminal 6.

これに続いて、入力端子5にハイレベルの論理
信号が入ると、今度はトランジスタQ3がオフに
転じ、トランジスタQ7はオンに、そしてトラン
ジスタQ8はオンに転ずる。従つて、トランジス
タQ4はオンに転じ、ダーリントン接続のトラン
ジスタQ5,Q6はオフになるから、出力端子6
にはローレベルの論理信号が現われる。
Subsequently, when a high level logic signal is input to the input terminal 5, the transistor Q3 is turned off, the transistor Q7 is turned on, and the transistor Q8 is turned on. Therefore, the transistor Q4 turns on, and the Darlington-connected transistors Q5 and Q6 turn off, so that the output terminal 6
A low level logic signal appears.

このような動作をする本発明回路においては、
フエーズスプリツタ部4はPNP型トランジスタ
Q7とNPN型トランジスタQ8とで構成されて
いるからフエーズスプリツタ部4でゲインが等価
的に低められるし、第1の出力トランジスタ回路
部3aのトランジスタQ4の駆動電流は抵抗R
1、オンに転ぜられたトランジスタQ7を経て給
電されることになる。従つてスイツチング時の降
下特性の急峻性は緩和されると共にスイツチング
の時間的遅れは縮少される。換言すれば、スイツ
チング特性は改善される。従つて、従来回路にお
いては降下の急峻性から生ずる不具合例えばアン
ダーシユート、リンギングは、従来回路において
このような不具合を許容しうる限度まで抑えたい
場合には設けねばならなかつた手段例えばクラン
プ手段を設けることなく、除去しうる。また、上
述のような不具合が原因となつて生ずるノイズの
発生もなく、次段回路の駆動上好都合となる。
In the circuit of the present invention that operates in this way,
Since the phase splitter section 4 is composed of a PNP type transistor Q7 and an NPN type transistor Q8, the gain is equivalently lowered in the phase splitter section 4, and the transistor Q4 of the first output transistor circuit section 3a The driving current of is the resistance R
1. Power will be supplied via transistor Q7 which is turned on. Therefore, the steepness of the falling characteristic during switching is alleviated, and the time delay in switching is reduced. In other words, the switching characteristics are improved. Therefore, in conventional circuits, problems caused by the steepness of the drop, such as undershoot and ringing, can be avoided by providing means such as clamping means, which had to be provided in order to suppress such problems to an acceptable limit in conventional circuits. It can be removed without being installed. Furthermore, there is no generation of noise caused by the above-mentioned defects, which is convenient for driving the next stage circuit.

上述の回路において、PNP型トランジスタを
NPN型トランジスタに、またNPN型トランジス
タをPNP型トランジスタに変えると共にそこへ
給電される電源極性を逆にして回路を構成し、そ
こへ供給される論理信号レベルも逆にすれば、こ
の回路に上述した回路の論理動作と同等の論理動
作を生じさせることが出来る。
In the above circuit, a PNP type transistor is
If you change the NPN transistor to a PNP transistor, configure the circuit by reversing the polarity of the power supply supplied to it, and also reverse the logic signal level supplied to it, you can create this circuit as described above. It is possible to generate a logic operation equivalent to that of a circuit that is similar to that of a conventional circuit.

以上要するに、本発明によれば次のような効果
が得られる。
In summary, according to the present invention, the following effects can be obtained.

スイツチングの時間的遅れなく、スイツチン
グ時の急峻性を緩和しうる。
The steepness of switching can be alleviated without any time delay in switching.

従つて、従来回路では生じてしまう不具合、
例えばアンダーシユート、リンギングを除去し
得る。
Therefore, problems that occur in conventional circuits,
For example, undershoot and ringing can be removed.

ノイズの発生がなく、後続段の駆動上有利で
ある等である。
It does not generate noise and is advantageous for driving subsequent stages.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のLSTTL回路図、第2図は従来
のALSTTL回路図、第3図は本発明のTTL回路
図である。 図中、1はトランジスタ―トランジスタ論理回
路、2は入力回路部、3は出力トランジスタ回路
部、3aは第1の出力トランジスタ回路部、3b
は第2の出力トランジスタ回路部、Q7はPNP
型トランジスタ、Q8はNPN型トランジスタで
ある。
FIG. 1 is a conventional LSTTL circuit diagram, FIG. 2 is a conventional ALSTTL circuit diagram, and FIG. 3 is a TTL circuit diagram of the present invention. In the figure, 1 is a transistor-transistor logic circuit, 2 is an input circuit section, 3 is an output transistor circuit section, 3a is a first output transistor circuit section, 3b
is the second output transistor circuit section, Q7 is PNP
type transistor, Q8 is an NPN type transistor.

Claims (1)

【特許請求の範囲】 1 入力信号が印加されるベースと、第1の抵抗
を介して第1の電源に接続されたエミツタと、第
2の電源に接続されたコレクタを有する一導電型
の第1のトランジスタからなる入力回路部と、 前記第1のトランジスタのエミツタに接続され
たエミツタを有する一導電型の第2のトランジス
タと、前記第2のトランジスタのベースに接続さ
れたベースと、第2の抵抗を介して前記第1の電
源に接続されたコレクタと、前記第2のトランジ
スタのコレクタに接続されたエミツタを有する反
対導電型の第3のトランジスタからなるフエーズ
スプリツタ部と、 前記第3のトランジスタのエミツタに接続され
たベースと、前記第2の電源に接続されたエミツ
タを有する反対導電型の第4のトランジスタから
なり、該第4のトランジスタのコレクタより所望
の出力信号を出力する出力回路部 を有することを特徴とするトランジスタ―トラン
ジスタ論理回路。
[Claims] 1. A first conductivity type having a base to which an input signal is applied, an emitter connected to a first power source via a first resistor, and a collector connected to a second power source. a second transistor of one conductivity type having an emitter connected to the emitter of the first transistor; a base connected to the base of the second transistor; a phase splitter section consisting of a third transistor of an opposite conductivity type having a collector connected to the first power supply via a resistor and an emitter connected to the collector of the second transistor; A fourth transistor of an opposite conductivity type has a base connected to the emitter of the transistor No. 3 and an emitter connected to the second power supply, and outputs a desired output signal from the collector of the fourth transistor. A transistor-transistor logic circuit characterized by having an output circuit section.
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