JPH0129095B2 - - Google Patents
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- Publication number
- JPH0129095B2 JPH0129095B2 JP56096309A JP9630981A JPH0129095B2 JP H0129095 B2 JPH0129095 B2 JP H0129095B2 JP 56096309 A JP56096309 A JP 56096309A JP 9630981 A JP9630981 A JP 9630981A JP H0129095 B2 JPH0129095 B2 JP H0129095B2
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- JP
- Japan
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- transistor
- circuit
- emitter
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はフエーズスプリツタ部をPNPトラン
ジスタとNPNトランジスタとで形成したトラン
ジスタ―トランジスタ論理回路に関する。
ジスタとNPNトランジスタとで形成したトラン
ジスタ―トランジスタ論理回路に関する。
第１図は一般に使用されているローパワーシヨ
ツトキートランジスタ―トランジスタ論理回路
（略して、LSTTLと呼ばれている）を示す。こ
の回路は論理レベルに対するスレツシヨールド電
圧が低くノイズマージンが低い。Ｑ２はフエーズ
スプリツタである。
ツトキートランジスタ―トランジスタ論理回路
（略して、LSTTLと呼ばれている）を示す。こ
の回路は論理レベルに対するスレツシヨールド電
圧が低くノイズマージンが低い。Ｑ２はフエーズ
スプリツタである。
第１図のLSTTLを改良した第２図に示すよう
なアドバアンスドローパワーシヨツトキ論理回路
（略して、ALSTTLと呼ばれている）も開発され
ているが、この回路はそのフエーズスプリツタ部
をNPN型トランジスタＱ１，Ｑ２で構成するこ
とにより、入力でのスレツシヨールド電圧Vthを
大きくしてノイズマージンの増大を図つている。
なアドバアンスドローパワーシヨツトキ論理回路
（略して、ALSTTLと呼ばれている）も開発され
ているが、この回路はそのフエーズスプリツタ部
をNPN型トランジスタＱ１，Ｑ２で構成するこ
とにより、入力でのスレツシヨールド電圧Vthを
大きくしてノイズマージンの増大を図つている。
しかしながら、フエーズスプリツタ部のゲイン
が大きくなり、スイツチング時の降下時間が小さ
く急峻となる。これはスイツチング時間だけにつ
いてみると、それが小さくなり、ALSTTLの高
速性が得られることにはなる。しかし、スイツチ
ング時の急峻性は大きなアンダーシユートを生じ
させたり、或いはリンギングを生じさせたりして
ALSTTLの出力に接続される回路との間に反射
が生ずる等のスイツチング特性上望ましくない点
が現実の問題となつている。
が大きくなり、スイツチング時の降下時間が小さ
く急峻となる。これはスイツチング時間だけにつ
いてみると、それが小さくなり、ALSTTLの高
速性が得られることにはなる。しかし、スイツチ
ング時の急峻性は大きなアンダーシユートを生じ
させたり、或いはリンギングを生じさせたりして
ALSTTLの出力に接続される回路との間に反射
が生ずる等のスイツチング特性上望ましくない点
が現実の問題となつている。
本発明は上述したような従来回路の有する欠点
を解決すべく創案されたもので、その目的は入力
回路部の出力と出力トランジスタ回路部の入力と
の間にPNP型トランジスタ及びNPN型トランジ
スタから成るフエーズスプリツタを設けてスイツ
チング特性を改善しつゝ、しかも高いスレツシヨ
ールド電圧を維持しうるトランジスタ―トランジ
スタ論理回路を提供することにある。
を解決すべく創案されたもので、その目的は入力
回路部の出力と出力トランジスタ回路部の入力と
の間にPNP型トランジスタ及びNPN型トランジ
スタから成るフエーズスプリツタを設けてスイツ
チング特性を改善しつゝ、しかも高いスレツシヨ
ールド電圧を維持しうるトランジスタ―トランジ
スタ論理回路を提供することにある。
以下、添付図面を参照して本発明の一実施例を
説明する。
説明する。
第３図は本発明のトランジスタ―トランジスタ
論理回路１を示す。この論理回路は入力回路部２
と、出力トランジスタ回路部３と、入力回路部１
の出力と出力トランジスタ回路部３の入力との間
に介設されたPNP型トランジスタＱ７とNPN型
トランジスタＱ８とから成るフエーズスプリツタ
部４とから成る。
論理回路１を示す。この論理回路は入力回路部２
と、出力トランジスタ回路部３と、入力回路部１
の出力と出力トランジスタ回路部３の入力との間
に介設されたPNP型トランジスタＱ７とNPN型
トランジスタＱ８とから成るフエーズスプリツタ
部４とから成る。
入力回路部２は入力論理信号の一方の論理レベ
ルに対し高インピーダンスを呈し、他方の論理レ
ベルに対し低インピーダンスを呈するものであ
り、例えば第３図に示すように入力端子５にベー
スが接続されたPNP型トランジスタＱ３のコレ
クタを基準電位例えば、アース電位に接続し、そ
のエミツタを抵抗Ｒ１を介して直流電源Vccに接
続して構成されている。トランジスタＱ３のエミ
ツタが入力回路部２の出力となる。
ルに対し高インピーダンスを呈し、他方の論理レ
ベルに対し低インピーダンスを呈するものであ
り、例えば第３図に示すように入力端子５にベー
スが接続されたPNP型トランジスタＱ３のコレ
クタを基準電位例えば、アース電位に接続し、そ
のエミツタを抵抗Ｒ１を介して直流電源Vccに接
続して構成されている。トランジスタＱ３のエミ
ツタが入力回路部２の出力となる。
出力トランジスタ回路部３は第１の出力トラン
ジスタ回路部３ａと第２の出力トランジスタ回路
部３ｂとから成り、第１の出力トランジスタ回路
部３ａは例えば、該回路部の入力となるベースを
有し、エミツタを基準電位例えばアース電位に接
続し、コレクタを出力端子６に接続したNPN型
トランジスタＱ４から成る。また、第２の出力ト
ランジスタ回路部３ｂは例えば、ダーリントン接
続のNPN型トランジスタＱ５，Ｑ６のうちのト
ランジスタＱ５のベース（回路部３ｂの入力であ
る）を抵抗Ｒ２を経て電源Vccに接続し、そして
トランジスタＱ５のエミツタをトランジスタＱ６
のゲートに、そして抵抗Ｒ４を経てトランジスタ
Ｑ６のエミツタに接続し、該エミツタを出力端子
６に接続して構成されている。
ジスタ回路部３ａと第２の出力トランジスタ回路
部３ｂとから成り、第１の出力トランジスタ回路
部３ａは例えば、該回路部の入力となるベースを
有し、エミツタを基準電位例えばアース電位に接
続し、コレクタを出力端子６に接続したNPN型
トランジスタＱ４から成る。また、第２の出力ト
ランジスタ回路部３ｂは例えば、ダーリントン接
続のNPN型トランジスタＱ５，Ｑ６のうちのト
ランジスタＱ５のベース（回路部３ｂの入力であ
る）を抵抗Ｒ２を経て電源Vccに接続し、そして
トランジスタＱ５のエミツタをトランジスタＱ６
のゲートに、そして抵抗Ｒ４を経てトランジスタ
Ｑ６のエミツタに接続し、該エミツタを出力端子
６に接続して構成されている。
フエーズスプリツタ部４を構成するPNP型ト
ランジスタＱ７のベースとNPN型トランジスタ
Ｑ８のベースとが互に接続され、トランジスタＱ
７のエミツタが入力回路部の出力即ちトランジス
タＱ３のエミツタに接続されている。トランジス
タＱ７のコレクタはトランジスタＱ８のエミツ
タ、抵抗性素子（例えば、抵抗、アクテイブプル
ダウン回路）Ｒ５の一端（他端は基準電位例えば
アース電位に接続されている。）、及び第１の出力
トランジスタ回路部３ａの入力（出力トランジス
タ回路部の第１の入力）、即ちトランジスタＱ４
のベースに接続されている。トランジスタＱ８の
コレクタは第２の出力トランジスタ回路部３ｂの
入力（出力トランジスタ回路部の第２の入力）、
即ちトランジスタＱ５のベースに接続されてい
る。このフエーズスプリツタ部４のトランジスタ
Ｑ７，Ｑ８のオフへのスイツチングを速めるため
に、必要に応じて、トランジスタＱ７，Ｑ８のベ
ースからトランジスタＱ３のベース即ち入力端子
へ向けて単方向性の素子例えばダイオードが接続
される。
ランジスタＱ７のベースとNPN型トランジスタ
Ｑ８のベースとが互に接続され、トランジスタＱ
７のエミツタが入力回路部の出力即ちトランジス
タＱ３のエミツタに接続されている。トランジス
タＱ７のコレクタはトランジスタＱ８のエミツ
タ、抵抗性素子（例えば、抵抗、アクテイブプル
ダウン回路）Ｒ５の一端（他端は基準電位例えば
アース電位に接続されている。）、及び第１の出力
トランジスタ回路部３ａの入力（出力トランジス
タ回路部の第１の入力）、即ちトランジスタＱ４
のベースに接続されている。トランジスタＱ８の
コレクタは第２の出力トランジスタ回路部３ｂの
入力（出力トランジスタ回路部の第２の入力）、
即ちトランジスタＱ５のベースに接続されてい
る。このフエーズスプリツタ部４のトランジスタ
Ｑ７，Ｑ８のオフへのスイツチングを速めるため
に、必要に応じて、トランジスタＱ７，Ｑ８のベ
ースからトランジスタＱ３のベース即ち入力端子
へ向けて単方向性の素子例えばダイオードが接続
される。
次に、本発明回路の動作を説明する。
入力端子５へ供給される入力論理信号がローレ
ベルになると、トランジスタＱ３がオンになり、
これに応答するフエーズスプリツタ部４のトラン
ジスタＱ７，Ｑ８はオフに転ずる。従つて、第１
の出力トランジスタ回路のトランジスタＱ４はオ
フになるのに対してダーリントン接続のトランジ
スタＱ５，Ｑ６はオンになる。この結果として、
出力端子６にはハイレベルの論理信号が現われ
る。
ベルになると、トランジスタＱ３がオンになり、
これに応答するフエーズスプリツタ部４のトラン
ジスタＱ７，Ｑ８はオフに転ずる。従つて、第１
の出力トランジスタ回路のトランジスタＱ４はオ
フになるのに対してダーリントン接続のトランジ
スタＱ５，Ｑ６はオンになる。この結果として、
出力端子６にはハイレベルの論理信号が現われ
る。
これに続いて、入力端子５にハイレベルの論理
信号が入ると、今度はトランジスタＱ３がオフに
転じ、トランジスタＱ７はオンに、そしてトラン
ジスタＱ８はオンに転ずる。従つて、トランジス
タＱ４はオンに転じ、ダーリントン接続のトラン
ジスタＱ５，Ｑ６はオフになるから、出力端子６
にはローレベルの論理信号が現われる。
信号が入ると、今度はトランジスタＱ３がオフに
転じ、トランジスタＱ７はオンに、そしてトラン
ジスタＱ８はオンに転ずる。従つて、トランジス
タＱ４はオンに転じ、ダーリントン接続のトラン
ジスタＱ５，Ｑ６はオフになるから、出力端子６
にはローレベルの論理信号が現われる。
このような動作をする本発明回路においては、
フエーズスプリツタ部４はPNP型トランジスタ
Ｑ７とNPN型トランジスタＱ８とで構成されて
いるからフエーズスプリツタ部４でゲインが等価
的に低められるし、第１の出力トランジスタ回路
部３ａのトランジスタＱ４の駆動電流は抵抗Ｒ
１、オンに転ぜられたトランジスタＱ７を経て給
電されることになる。従つてスイツチング時の降
下特性の急峻性は緩和されると共にスイツチング
の時間的遅れは縮少される。換言すれば、スイツ
チング特性は改善される。従つて、従来回路にお
いては降下の急峻性から生ずる不具合例えばアン
ダーシユート、リンギングは、従来回路において
このような不具合を許容しうる限度まで抑えたい
場合には設けねばならなかつた手段例えばクラン
プ手段を設けることなく、除去しうる。また、上
述のような不具合が原因となつて生ずるノイズの
発生もなく、次段回路の駆動上好都合となる。
フエーズスプリツタ部４はPNP型トランジスタ
Ｑ７とNPN型トランジスタＱ８とで構成されて
いるからフエーズスプリツタ部４でゲインが等価
的に低められるし、第１の出力トランジスタ回路
部３ａのトランジスタＱ４の駆動電流は抵抗Ｒ
１、オンに転ぜられたトランジスタＱ７を経て給
電されることになる。従つてスイツチング時の降
下特性の急峻性は緩和されると共にスイツチング
の時間的遅れは縮少される。換言すれば、スイツ
チング特性は改善される。従つて、従来回路にお
いては降下の急峻性から生ずる不具合例えばアン
ダーシユート、リンギングは、従来回路において
このような不具合を許容しうる限度まで抑えたい
場合には設けねばならなかつた手段例えばクラン
プ手段を設けることなく、除去しうる。また、上
述のような不具合が原因となつて生ずるノイズの
発生もなく、次段回路の駆動上好都合となる。
上述の回路において、PNP型トランジスタを
NPN型トランジスタに、またNPN型トランジス
タをPNP型トランジスタに変えると共にそこへ
給電される電源極性を逆にして回路を構成し、そ
こへ供給される論理信号レベルも逆にすれば、こ
の回路に上述した回路の論理動作と同等の論理動
作を生じさせることが出来る。
NPN型トランジスタに、またNPN型トランジス
タをPNP型トランジスタに変えると共にそこへ
給電される電源極性を逆にして回路を構成し、そ
こへ供給される論理信号レベルも逆にすれば、こ
の回路に上述した回路の論理動作と同等の論理動
作を生じさせることが出来る。
以上要するに、本発明によれば次のような効果
が得られる。
が得られる。
スイツチングの時間的遅れなく、スイツチン
グ時の急峻性を緩和しうる。
グ時の急峻性を緩和しうる。
従つて、従来回路では生じてしまう不具合、
例えばアンダーシユート、リンギングを除去し
得る。
例えばアンダーシユート、リンギングを除去し
得る。
ノイズの発生がなく、後続段の駆動上有利で
ある等である。
ある等である。
第１図は従来のLSTTL回路図、第２図は従来
のALSTTL回路図、第３図は本発明のTTL回路
図である。 図中、１はトランジスタ―トランジスタ論理回
路、２は入力回路部、３は出力トランジスタ回路
部、３ａは第１の出力トランジスタ回路部、３ｂ
は第２の出力トランジスタ回路部、Ｑ７はPNP
型トランジスタ、Ｑ８はNPN型トランジスタで
ある。
のALSTTL回路図、第３図は本発明のTTL回路
図である。 図中、１はトランジスタ―トランジスタ論理回
路、２は入力回路部、３は出力トランジスタ回路
部、３ａは第１の出力トランジスタ回路部、３ｂ
は第２の出力トランジスタ回路部、Ｑ７はPNP
型トランジスタ、Ｑ８はNPN型トランジスタで
ある。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が印加されるベースと、第１の抵抗
を介して第１の電源に接続されたエミツタと、第
２の電源に接続されたコレクタを有する一導電型
の第１のトランジスタからなる入力回路部と、 前記第１のトランジスタのエミツタに接続され
たエミツタを有する一導電型の第２のトランジス
タと、前記第２のトランジスタのベースに接続さ
れたベースと、第２の抵抗を介して前記第１の電
源に接続されたコレクタと、前記第２のトランジ
スタのコレクタに接続されたエミツタを有する反
対導電型の第３のトランジスタからなるフエーズ
スプリツタ部と、 前記第３のトランジスタのエミツタに接続され
たベースと、前記第２の電源に接続されたエミツ
タを有する反対導電型の第４のトランジスタから
なり、該第４のトランジスタのコレクタより所望
の出力信号を出力する出力回路部 を有することを特徴とするトランジスタ―トラン
ジスタ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096309A JPS57211830A (en) | 1981-06-22 | 1981-06-22 | Transistor-transistor logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56096309A JPS57211830A (en) | 1981-06-22 | 1981-06-22 | Transistor-transistor logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211830A JPS57211830A (en) | 1982-12-25 |
| JPH0129095B2 true JPH0129095B2 (ja) | 1989-06-07 |
Family
ID=14161419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56096309A Granted JPS57211830A (en) | 1981-06-22 | 1981-06-22 | Transistor-transistor logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211830A (ja) |
-
1981
- 1981-06-22 JP JP56096309A patent/JPS57211830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211830A (en) | 1982-12-25 |
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