JPH01292442A - エミュレータ及びマルチエミュレーションブレーク方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミュレータにおけるブレークポイント制御さ
らにはリアルタイムトレース技術に関し、例えばインタ
フェースケーブルとは別に外部から所望の情報を入力可
能な外部プローブ及びブレーク条件の成立に呼応して変
化するトリガ信号の出力機能を備えたエミュレータやこ
れによるマルチエミュレーションに適用して有効な技術
に関するものである。

〔従来技術〕 マイクロコンピュータ応用機器（以下単にターゲットシ
ステムとも記す）の開発において、そのシステムデバッ
グもしくはシステム評価を行うためのエミュレータは、
ターゲットシステムに含まれるプロセッサもしくはマイ
クロコンピュータ（単にターゲットプロセッサとも記す
）の機能を代行しながらシステムデバッグを可能とする
ものである。

エミュレータは、ターゲットプロセッサと同等のマイク
ロプロセッサもしくはマイクロコンピュータ（単にエミ
ユレーション用プロセッサとも記す）をターゲットシス
テムとのインタフェース部に備え、このエミユレーショ
ン用プロセッサにソフトウェアデバッグ対象とされるプ
ログラムを実行させてターゲットシスムを代行制御する
。このとき、デバッグ対象プログラムの内容を任意に変
更したりして、その制御状態をトレース回路に蓄え、ブ
レークコントロール回路に予め設定しておいたブレーク
条件の成立に呼応してエミュレーションのためのプログ
ラムの実行を停止させて、それまでのトレース結果を確
認可能にしながらターゲットシステムのシステムデバッ
グを支援する。

ところで、エミュレーション動作中にトレース回路やブ
レークコントロール回路に与えられる情報は、基本的に
インタフェースケーブルを介してターゲットシステムと
エミユレーション用プロセッサとの間でやりとりされる
情報とされるが、インタフェースケーブルとは別に外部
から所望の情報を入力してトレース回路やブレークコン
トロール回路に供給可能な外部プローブを設けることに
より、ターゲットシステム内の所望信号をトレースした
り、この信号に基づいてブレークポイント制御を行うこ
とができるようになる。

また、エミュレーション動作中において、エミユレーシ
ョン用プロセッサが特定の制御状態に達したとき、ター
ゲットシステム内部の状態をオシロスコープなどにより
実時間で観測したいという要求がある。このような要求
に対しては、予め設定されたブレーク条件の成立に呼応
して変化するトリガ信号の出力機能を設けると共に、ブ
レーク条件が成立してもブレークさせない動作モードを
設定して対処することができる。

尚、外部プローブとトリガ信号の出力機能を持つエミュ
レータについて記載された文献の例としては昭和６０年
８月に日立製作所発行の「日立マイクロコンピュータシ
ステム６４１８０ＡＳＥ−■ユーザズマニュアル」があ
る。

〔発明が解決しようとする課題〕

ところで、エミュレーション動作中にトレース回路やブ
レークコントロール回路に与えられる情報の殆どはター
ゲットシステムとエミユレーション用プロセッサとの間
でパスサイクルに従ってやりとりされる情報とされるた
め、トレース回路やブレークコントロール回路は、エミ
ユレーション用プロセッサが起動するバスサイクル毎に
所定のタイミングで情報をサンプリングする。

本発明者は、上記外部プローブから供給される信号に対
するそのようなサンプリングタイミングについて検討し
た。これによれば、エミュレーション用プロセッサのバ
スサイクルよりも信号変化期間が極めて短い信号やバス
サイクルに対する信号変化タイミングの特殊な信号など
が外部プローブから供給される場合に、トレース回路や
ブレークコントロール回路によるバスサイクル毎のサン
プリングではそのサンプリングタイミング時には目標と
する信号変化が既に元に戻されている事態を生ずること
があり、これによって、外部プローブを介して供給され
る所要の信号変化をトレースしたり、これに基づいて所
期のブレークポイント制御を行うことができないという
虞のあることを見出した。

更に、本発明者は、マルチプロセッサシステムのような
ターゲットシステムにおいて、個々のプロセッサと１対
１対応でエミュレータを用いてマルチエミュレーション
を行う場合について検討した。これによれば、ターゲッ
トシステムに含まれる個々のターゲットプロセッサは多
くの場合相互に所定の関係をもって動作し、しかも共に
アセス可能な資源を共有することが多い。このようなタ
ーゲットシステムに対し、マルチエミュレーションによ
って例えば共有資源に関連した内容のシステムデバッグ
を行う場合、所定のエミュレータがブレークしたときに
、その他のエミュレータを介して共有資源がアクセスさ
れたりすると、ブレークしたエミユレーション用プロセ
ッサにとってはターゲットシステムの状態が不所望に変
化されたことになり、そのブレークを解除して次の動作
へ移ったときに、ターゲットシステムにおける制御動作
の流れもしくはターゲットシステムの本来的な動作の連
続性が失われて、システムデバッグがやり難くなる。そ
こで、本発明者は、マルチエミュレーションに際して、
所定のエミュレータがブレークしたとき、これに連動し
て他のエミュレータもブレークしてやる必要性を見出し
た。

本発明の目的は、バスサイクルに対して信号の変化期間
が極めて短い信号やバスサイクルに対する信号の変化タ
イミングが特殊な信号であっても、外部プローブのよう
なインタフェースケーブルとは別の入力信号線を介して
供給される所望の信号に対し、その変化をトレースした
り、これに基づいてブレークポイント制御を行うことが
できるエミュレータを提供することにある。

本発明の別の目的はマルチエミュレーションに際してシ
ステムデバッグ効率を向上させることができるブレーク
ポイント制御方式を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ターゲットシステムに含まれるプロセッサの
搭載領域に結合可能なインタフェースケーブルとは別の
外部プローブのような入力信号線から供給される信号も
しくはその変化を、トレース回路及びブレークコントロ
ール回路にサンプリング可能なタイミングで与えるラッ
チ回路を設けてエミュレータを構成するものである。

また、複数のエミュレータをターゲットシステムに含ま
れる複数のプロセッサ搭載領域に１対１対応でインタフ
ェースケーブルにより接続してマルチエミュレーション
を行うに際して、所定のエミュレータにおけるブレーク
条件の成立に呼応して変化するトリガ信号の出力端子を
、その他のエミュレータにおける外部プローブのような
入力信号線に結合し、そのトリガ信号の変化を当該その
他のエミュレータにおけるブレーク条件に含めることに
より、所定のエミュレータで発生するブレークに連動し
てその他のエミュレータをブレークさせるものである。

〔作　用〕

上記した手段によれば、外部プローブのような入力信号
線から供給される信号変化はラッチ回路に保持されてト
レース回路及びブレークコントロール回路にサンプリン
グ可能なタイミングで与えられることにより、バスサイ
クルに対して信号の変化期間が極めて短い信号やバスサ
イクルに対する信号の変化タイミングが特殊な信号であ
っても、外部プローブのようなインタフェースケーブル
とは別の入力信号線を介して供給される所望の信号に対
し、その変化をトレースしたり、これに基づく確実なブ
レークポイント制御を可能とするものである。

また、マルチエミュレーションに際して、所定のエミュ
レータにおいてブレーク条件が成立すると、当該エミュ
レータから出力されるトリガ信号の変化によってその他
のエミュレータも連動してブレークされることにより、
所定１つのエミュレータのブレークは、その後ターゲッ
トシステムの状態を不所望に変化させるようなその他の
エミュレータによるプログラムの実行動作を抑制するか
ら、これによって、マルチエミュレーションに際しての
システムデバッグ効率を向上させるものである。

〔実施例１〕 第１図には本発明の一実施例であるエミュレータが示さ
れる。

第１図に示されるエミュレータ１は、特に制限されない
が、エミュレーションボッド２とエミュレータ本体３に
よって構成される。

上記エミュレーションボッド２には、ターゲットシステ
ム４に含まれる図示しないターゲットプロセッサと同等
のエミユレーション用プロセッサ５を備える。このエミ
ユレーション用プロセッサ５は、特に制限されないが、
図示しないターゲットプロセッサの論理を所望に追加変
更してエミュレータ本体３と信号をやりとりしながらタ
ーゲットシステム４を代行制御可能に構成されている。

エミユレーション用プロセッサ５とターゲットシステム
４とのインタフェースはインタフェースケーブル６によ
って行われ、当該ケーブル６の先端はターゲットシステ
ム４における図示しないターゲットプロセッサ用のＩＣ
ソケット７に結合可能にされている。

エミユレーション用プロセッサ５とエミュレータ本体３
とのインタフェースは、エミュレータ本体３に含まれエ
ミュレーションバス８に結合されたケーブル９によって
行われる。エミュレータ本体３にはターゲットシステム
４とエミユレーション用プロセッサ５とがやりとりする
情報やエミユレーション用プロセッサ５の内部状態に応
する情報などがケーブル９を介してエミュレーションバ
ス８に与えられ、また、このエミュレーションバス８を
介してエミュレーションのための各種制御信号や情報が
エミユレーション用プロセッサ５に与えられるようにな
っている。

エミュレーションバス８には、ターゲットシステム４に
おけるデータメモリやプログラムメモリを代行するため
の夫々ＲＡＭで成るようなエミュレーションメモリ１０
と、エミユレーション用プロセッサ５の制御状態やエミ
ュレーションバス８の状態を監視してその状態が予め設
定されている状態に到達したときにエミユレーション用
プロセッサ５によるプログラムの実行を停止させてブレ
ークするためのブレークコントロール回路１１と、エミ
ュレーションバス８に与えられるデータやアドレスさら
には制御情報を逐次トレースして蓄えるリアルタイムト
レース回路１２などが夫々結合される。上記エミュレー
ションメモリ１ｏ、ブレークコントロール回路１１．及
びリアルタイムトレース回路１２は、コントロールバス
１４を通じてコントロールプロセッサ１５の制御を受け
るようになっている。上記コントロールバス１４は。

ホストインタフェース回路１６を介して図示しないシス
テム開発装置と接続される。

エミュレーション動作中にリアルタイムトレース回路１
２やブレークコントロール回路１１に与えられる情報は
、基本的にインタフェースケーブル６を介してターゲッ
トシステム４とエミユレーション用プロセッサ５との間
でやりとりされる情報とされるが、インタフェースケー
ブル６とは別に外部から所望の情報を入力可能な入力信
号線としての外部プローブ２０ａ〜２０ｃがエミュレー
ションボッド２に設けられている。この外部プローブ２
０ａ〜２０ｃは、ターゲットシステム４の所望の信号配
線や端子などに結合可能にされている。

外部プローブ２０ａ〜２０ｃがら供給される信号は、上
記ケーブル９及びエミュレーションバス８を介してリア
ルタイムトレース回路１２やブレークコントロール回路
１１に与えられることになる。

上記ブレークコントロール回路１１はブレーク条件を設
定するための図示しないレジスタを備え、これらレジス
タには、プログラムカウンタの値、アドレスバスの値や
データバスの値、さらには外部プローブ２０ａ〜２０ｃ
から供給される信号の値などがコントロールプロセッサ
１５によって初期設定される。このブレークコントロー
ル回路１１は、エミュレーションバス８の情報を逐次所
定のタイミングでサンプリングし、これがブレーク条件
に到達すると、特に制限されないが、トリガ信号ＴＲＧ
をパルス状に変化させると共に、エミユレーション用プ
ロセッサ５によるプログラムの実行を停止させてブレー
クする。尚、ブレークコントロール回路１１には、ブレ
ーク条件の成立によってもブレークさせないようにする
動作モードを設定することができる。斯る動作モードは
、エミュレーション動作中にエミユレーション用プロセ
ッサ５が特定の制御状態に達したことをトリガ信号ＴＲ
Ｇのパルス状変化によって検出し、これに呼応してター
ゲットシステム内部の状態をオシロスコープなどにより
実時間で観測するような場合に利用される。

また、上記リアルタイムトレース回路１２は、エミュレ
ーションバス８上に現れるアドレス、データ、外部プロ
ーブ２０ａ〜２０ｃからの供給信号、及びエミユレーシ
ョン用プロセッサ５の入出力制御信号などをトレース情
報として逐次所定のタイミングで内蔵ＲＡＭに蓄えてい
く。

ここで、エミュレーション動作中にケーブル９を介して
エミュレーションバス８に与えられる情報は基本的にエ
ミユレーション用プロセッサ５のバスサイクルに同期し
て変化されるから、上記リアルタイムトレース回路１２
やブレークコントロール回路１１は、そのエミユレーシ
ョン用プロセッサ５が起動するバスサイクル毎に所定の
タイミングで逐次情報をサンプリングする。

例えば、第３図に示されるように、ステートＴ１、ステ
ートＴ２、ステートＴ２の後に必要に応じて挿入可能と
されるウェイトステートＴＷ、及びステートＴ３によっ
てバスサイクルが構成される場合に、リアルタイムトレ
ース回路１２及びブレークコントロール回路１１は、エ
ミユレーション用プロセッサ５の入出力インタフェース
信号としてのメモリイネーブル信号ＭＥもしくは入出カ
イネーブル信号ＩＯＥがバスサイクル毎にネゲートされ
るタイミングをもって、エミュレーションバス８の情報
をサンプリングする。

ところで、上記外部プローブ２０ａ〜２０ｃに供給され
る信号の変化期間は上記バスサイクルよりも極めて短い
こともあり、また、その変化タイミングがリアルタイム
トレース回路１２及びブレークコントロール回路１１に
よる情報のサンプリングタイミングとはずれていること
もある。そこで本実施例のエミュレータ１には、外部プ
ローブ２０ａ〜２０ｃから与えられる信号の供給経路に
ラッチ回路２１を介在させる。このラッチ回路２１は、
外部プローブ２０ａ〜２０ｃから供給される信号変化を
、リアルタイムトレース回路１２やブレークコントロー
ル回路１１にサンプリング可能なタイミングをもって与
えることができるようにされており、これによって、外
部プローブ２０ａ〜２０ｃを介して供給される所要信号
のバスサイクル内での変化をトレースしたり、これに基
づいて所期のブレークポイント制御を行うことができる
ようにする。

第２図にはラッチ回路２１における外部プローブ２０ａ
に対応する１ビット分の構成例が示されている。

斯る１ビット分の構成には、データ入力端子Ｄ、データ
出力端子Ｑ、クロック入力端子ＣＬＫ、及びクリア端子
ＣＬＲを備えた１対のＤ型ラッチ２２．２３を含む、Ｄ
型ラッチ２２，２３は、特に制限されないが、クリアさ
れた状態でローレベルの信号を出力し、クロック信号の
立上りに同期してデータ入力端子りから供給されるデー
タをラッチしてこれを出力端子Ｑに出力する。

１対のＤ型ラッチ２２，２３のデータ入力端子りには、
特に制限されないが、夫々プルアップ抵抗Ｒ１を介して
常時ハイレベルの信号が供給されている。Ｄ型ラッチ２
２のクロック入力端子ＣＬＫには外部プローブ２０ａが
直接結合され、また、Ｄ型ラッチ２３のクロック入力端
子ＣＬＫにはインバータ２４を介して外部プローブ２０
ａに結合される。夫々の出力端子Ｑはスリーステートバ
ッファ２５．２６を介して２人力ナンドゲート２７の入
力端子に結合される。ナントゲート２７の入力端子は夫
々プルアップ抵抗Ｒ２，Ｒ３に結合されている。このナ
ントゲート２７の出力端子はケーブル９を介してエミュ
レーションバス８の所定信号線に結合される。

これにより、ナントゲート２７は１対のＤ型ラッチ２２
．２３がクリア状態にあるときローレベルの信号を出力
する。Ｄ型ラッチ２２は、外部プローブ２０ａに供給さ
れる信号の立ち上がりエツジをクロック入力端子ＣＬＫ
によって検出することにより、ハイレベルの信号を出力
し、また、Ｄ型ラッチ２３は、外部プローブ２０ａから
供給される信号の立ち下がりエツジをクロック入力端子
ＣＬＫによって検出することにより、ハイレベルの信号
を出力する。Ｄ型ラッチ２２．２３の出力は、選択信号
φｓｅｌ及びこれをインバータ２８で反転させた信号を
制御ゲートに受けるスリーステートバッファ２５及び２
６により、一方が選択されてナントゲート２７に供給さ
れる。この選択信号φｓｓｌは、特に制限されないが、
コントロールプロセッサ１５から供給される。スリース
テートバッファ２５．２６によって選択されたＤ型ラッ
チ２２又は２３の出力がハイレベルに反転されると、ナ
ントゲート２７の出力はロウレベルに制御される。Ｄ型
ラッチ２２，２３のクリア制御は、特に制限されないが
、エミユレーション用プロセッサ５が起動するバスサイ
クル毎に行われ、例えば、上記メモリイネーブル信号Ｍ
Ｅもしくは入出カイネーブル信号工○Ｅのネゲートタイ
ミングに同期してリアルタイムトレース回路１２及びブ
レークコントロール回路１１がエミュレーションバス８
の情報をサンプリングした直後にクリア信号φｃｌｒが
パルス状に変化されることによって行われる。クリア信
号φｃｌｒは、特に制限されないが、メモリイネーブル
信号ＭＥもしくは入出カイネーブル信号ＩＯＥに基づい
てエミュレーションボッド２の内部で形成される。

次にリアルタイムトレース回路１２及びブレークコント
ロール回路１１がエミュレーションバス８の情報をサン
プリングする動作の一例を第３図のタイミングチャート
に基づいて説明する。

バスサイクルが起動されてメモリやその他人出力回路に
対するリード／ライト動作が行われるとき、このバスサ
イクルを外部に指示するためのメモリイネーブル信号Ｍ
Ｅもしくは入出カイネーブル信号ＩＯＥがアサートされ
る。このとき、エミユレーション用プロセッサ５が出力
するアドレス信号ＡＤＲＳやこれが入出力するデータＤ
ＡＴＡなどはケーブル９を介してエミュレーションバス
８に供給される。このようにしてエミュレーションバス
８に供給されたアドレス信号ＡＤＲ８やデータＤＡＴＡ
などは、上記メモリイネーブル信号ＭＥもしくは入出カ
イネーブル信号工○Ｅがネゲートされるタイミングに同
期して、ブレークコントロール回路１１やリアルタイム
トレース回路１２にサンプリングされる。

ここで、例えばターゲットシステム４から外部プローブ
２０ａに与えられる信号Ｓａはそのハイレベルをアサー
トレベルとする。したがってこの場合には、ラッチ回路
２１に含まれるＤ型ラッチ２２の出力を選択するように
、言い換えるなら、信号Ｓａの立ち上がりエツジに呼応
してハイレベル出力を得るように、スリーステートバッ
ファ２５が出力動作可能に制御されて、他方のスリース
テートバッファ２６は高出力インピーダンス状態に維持
される。尚、信号Ｓａのアサートレベルがローレベルで
ある場合には、Ｄ型ラッチ２３の出力を選択するように
スリーステートバッファ２５゜２６の動作を切り換え制
御する。

この状態で例えば時刻ｔ１に外部プローブ２０ａに与え
られる信号Ｓａがアサートされると、これによってＤ型
ラッチ２２はハイレベルの信号をラッチすることにより
、ナントゲート２７の出力信号Ｓａ’をロウレベルに反
転させてエミュレーションバス８に供給する。この信号
Ｓａ’の供給状態は、当該信号Ｓａ’をブレークコント
ロール回路１１及びリアルタイムトレース回路１２がサ
ンプリングするタイミングである時刻ｔ３前の時刻ｔ２
に信号Ｓａがネゲートされても維持される。

これにより、当該バスサイクルに信号Ｓａがアサートさ
れた状態は、信号Ｓａ’を介してブレークコントロール
回路１１及びリアルタイムトレース回路１２に取り込み
可能とされる。このようにして信号Ｓａ’が取り込まれ
た後の時刻ｔ４にクリア信号φａｉｒがパルス状に変化
されると、これに同期してＤ型ラッチがクリアされるこ
とにより、信号Ｓａ’はローレベルの初期状態にネゲー
トされる。

したがって、本実施例によれば、所定のバスサイクルに
アサートされた信号Ｓａがブレークコントロール回路１
１及びリアルタイムトレース回路１２によるサンプリン
グタイミング以前にネゲートされても、当該信号Ｓａが
アサートされた状態はリアルタイムトレース回路１２に
トレースされ、さらには、当該信号Ｓａのアサート状態
をブレーク条件とする場合もしくはブレーク条件に含め
る場合に、そのような信号Ｓａに基づくブレークポイン
ト制御を確実に行うことができるようになる。

仮に、ラッチ回路２１が設けられずに信号Ｓａが直接エ
ミュレーションバス８に供給される場合には、当該信号
Ｓａがアサートされた状態はブレークコントロール回路
１１及びリアルタイムトレース回路１２の双方において
サンプリング不可能とされる。

更にラッチ回路２１は、外部プローブ２０ａ〜２０ｃに
与えられる信号の立上り変化又は立ち下がり変化の何れ
によっても選択的に情報の変化を保持するようになって
いるから、外部プローブ２０ａ〜２０ｃに与えられる信
号の変化極性もしくはアサートレベルの極性に対して汎
用性を得ることができる。

〔実施例２〕 第４図には本発明の他の実施例であるマルチ、エミュレ
ーションシステムのブロック図が示されている。

第４図に示されるマルチエミュレーションシステムは、
例えばマルチプロセッサシステムのようなターゲットシ
ステム４に含まれる２個のターゲラプロセッサと１対１
対応される２台のエミュレータ１，１′を用いてマルチ
エミュレーションを行う場合のシステムである。以下の
説明でエミュレータ１の構成要素に対応するエミュレー
タ１′の構成要素には、実施例１の説明で使用した同一
符号に′を付して区別するものとする。

第４図に示されるエミュレータ１，１′は第１実施例で
説明したエミュレータ１と同じものであり、夫々のエミ
ュレーションボッド２，２′には上記ラッチ回路２１．
２１’を含み、且つ夫々のブレークコントロール回路１
１，１１’はトリガ信号ＴＲＧ、ＴＲＧ　’を出力可能
に構成されている。一方のエミュレータ１のインタフェ
ースケーブル６は一方のターゲラプロセッサ用のＩＣソ
ケット７に結合され、また、他方のエミュレータ１′の
インタフェースケーブル６′は他方のターゲラプロセッ
サ用のＩＣソケット７′に結合されている。

第４図に示されるターゲットシステム４に含まれる１対
のターゲットプロセッサは、相互に所定の関係をもって
動作し、しかも、共にアクセス可能なメモリなどの資源
を共有する。斯るターゲットシステム４のためのマルチ
エミュレーションシステムにおいて、エミュレータ１に
おける所定１本の外部プローブ２０ａは他方のエミュレ
ータ１′におけるトリガ信号ＴＲＧ’の出力端子に結合
され、また、他方のエミュレータ１′における所定１本
の外部プローブ２０ａ′はエミュレータ１におけるトリ
ガ信号ＴＲＧの出力端子に結合される。

このとき、一方のエミュレータ１のブレークコントロー
ル回路１１には、上記トリガ信号ＴＲＧ′のアサート状
態への変化がブレーク条件とじて設定され、また、他方
のエミュレータ１′のブレークコントロール回路１１′
には、上記トリガ信号ＴＲＧのアサート状態への変化が
ブレーク条件として設定されている。したがって、例え
ば一方のエミュレータ１に含まれるエミュレーションバ
ス８上のデータやアドレス信号さらには入出力制御信号
などがブレーク条件に一致して当該エミュレータ１のエ
ミユレーション用プロセッサ５によるプログラムの実行
が停止されてブレークされると、トリガ信号ＴＲＧがパ
ルス状にアサート変化される。この変化が、他方のエミ
ュレータ１′における外部プローブ２０ａ′を介してそ
の内部のエミュレーションバス８′に取り込まれると、
これがブレークポイント制御部１１′によって検出され
ることにより、他方のエミュレータ１′もこれに含まれ
るエミュレーションバス８′の状態がブレーク条件に一
致したことを検出してそのエミユレーション用プロセッ
サ５′によるプログラムの実行を停止させてブレークす
る。

このように第４図に示されるマルチエミュレーションシ
ステムにおいては、外部プローブとトリガ信号を用いて
、一方のエミュレータで発生するブレークに連動して他
方のエミュレータもブレークさせる方式が採用されてい
る。

したがって、マルチエミュレーションによって共有資源
に関連した内容のシステムデバッグを行うような場合に
、所定のエミュレータがブレークしたときに、その他の
エミュレータを介して共有資源がアクセスされず、ブレ
ークした当該所定のエミユレーション用プロセッサにと
ってはターゲットシステムの状態が不所望に変化される
ことにはならないから、ブレークを解除して次の動作へ
移ったときに、ターゲットシステムにおける制御動作の
流れもしくはターゲットシステムの本来的な動作の連続
性が失われず、マルチプロセッサシステムのようなター
ゲットシステムのシステムデバッグがやり易くなる。

特に、外部プローブ２０ａ、２０ａ　’に与えられるト
リガ信号ＴＲＧ、ＴＲＧ　’はラッチ回路２１．２１’
を介して夫々のエミュレーションバス８．８′に与えら
れるようになっているから、上記第１実施例の説明から
明らかなように、トリガ信号ＴＲＧ、ＴＲＧ　’のパル
ス状アサート変化がメモリイネーブル信号ＭＥや入出カ
イネーブル信号ＩＯＥのネゲートタイミング以前に終了
されるような信号波形であっても、エミュレータ１と１
′における相互に連動するマルチブレークを確実に行う
ことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることはいうまでもない。

例えば上記実施例１で説明したラッチ回路の構成はその
他種々の回路構成に変更することができ、更には、外部
プローブに与えられる信号の立上り変化又は立ち下がり
変化の何れか一方における情報の変化を保持するように
してもよい。また、芥子プローブの本数は適宜に増減設
定することができる。

また、実施例２出はエミュレータ１又は１′の何れかブ
レークしても他方のエミュレータもそれに連動してブレ
ークするように、外部プローブ２０ａにはトリガ信号Ｔ
ＲＧ　’が供給され、且つ、外部プローブ２０ａ′には
トリガ信号ＴＲＧが供給されるようにしたが、例えば、
特定のエミュレータ１がブレークしたときにだけ他方の
エミュレータ１′をそれに連動させてブレークするよう
に、外部プローブ２０ａ′にトリガ信号ＴＲＧを供給し
、外部プローブ２０ａにはトリガ信号ＴＲＧ　’を供給
しないようにしてもよい。さらに、マルチエミュレーシ
ョンに利用されるエミュレータは２台に限定されず、タ
ーゲットシステムの規模に応じて変更することができ、
これに応じて複数台のエミュレータにおける外部プロー
ブとトリガ信号出力端子との接続網も適宜に拡張可能と
される。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である汎用的に利用可能な
外部プローブとトリガ信号出力機能とを備えたエミュレ
ータを利用したマルチェミニレ−ジョンに適用した場合
について説明したが、複数台のエミュレータを連動して
ブレークさせる場合にはそれら信号出力機能や入力信号
線をマルチブレーク専用的に備えたエミュレータをも適
用することもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、インタフェースケーブルとは別の入力信号線
から供給される信号もしくはその変化をトレース回路及
びブレークコントロール回路にサンプリング可能なタイ
ミングで与えるラッチ回路を設けてエミュレータを構成
するものであるから、バスサイクルに対して信号の変化
期間が極めて短い信号やバスサイクルに対する信号変化
タイミングが特殊な信号であっても、外部プローブのよ
うなインタフェースケーブルとは別の入力信号線を介し
て供給される所望の信号に対し、その変化を確実にトレ
ースしたり、これに基づく確実なブレークポイント制御
を行うことができるという効果がある。

また、マルチエミュレーションに際して、所定のエミュ
レータにおけるブレーク条件の成立に呼応して変化する
トリガ信号の出力端子をその他のエミュレータに供給す
るようにして、そのトリガ信号の変化を当該その他のエ
ミュレータにおけるブレーク条件に含めることにより、
所定のエミュレータで発生するブレークに連動してその
他のエミュレータをブレークさせるものであるから、所
定１つのエミュレータのブレークは、その後ターゲット
システムの状態を不所望に変化させるようなその他のエ
ミュレータによるプログラムの実行動作を抑制すること
によって、マルチエミュレーションに際してのシステム
デバッグ効率を向上させることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例であるエミュレータのブロッ
ク図、 第２図はエミュレータに含まれるラッチ回路の一例を示
す回路図、 第３図はエミュレータに含まれるトレース回路やブレー
クコントロール回路がエミュレーションバスの情報をサ
ンプリングする動作の一例を示すタイミングチャート。 第４図は本発明の他の実施例であるマルチブレークのた
めのマルチエミュレーションシステムを示すブロック図
である。 １．１′・・・エミュレータ、２，２′・・・エミュレ
ーションボッド、３．３’・・・エミュレータ本体、４
・・・ターゲットシステム、５，５′・・・エミユレー
ション用プロセッサ、６，６′・・・インタフェースケ
ーブル、８．８’・・・エミュレーションバス、１１．
１１’・・・ブレークコントロール回路、１２・・・リ
アルタイムトレース回路、２０ａ〜２０ｃ・・・外部プ
ローブ、２１．２１’・・・ラッチ回路、２２゜２３・
・・Ｄ型ラッチ、２５．２６・・・トライステートバッ
ファ、２７・・・ナントゲート、φａｉｒ・・・クリア
信号、φｓｅｌ・・・選択信号、ＭＥ・・・メモリイネ
ーブル信号、ＩＯＥ・・・入出カイネーブル信号、ＴＲ
Ｇ、ＴＲＧ　’・・・トリガ信号。 第３ＰＸＪ アニソ・ソ；９’９１；　＞９” 第４図

Claims (1)

1. 【特許請求の範囲】 １、ターゲットシステムに含まれるプロセッサの搭載領
   域に結合可能なインタフェースケーブルを介してターゲ
   ットシステムを代行制御すると共に、ターゲットシステ
   ムとやりとりする情報をトレース回路に蓄え、また、ブ
   レークコントロール回路に予め設定された条件の成立を
   ターゲットシステムとやりとりする情報に基づいて判別
   することによりブレークポイント制御を行うエミュレー
   タにおいて、上記インタフェースケーブルとは別に外部
   から所望の信号を入力可能な入力信号線と、この入力信
   号を介して供給される信号もしくはその変化を保持する
   と共に、その保持情報を上記トレース回路及びブレーク
   コントロール回路にサンプリング可能なタイミングで供
   給するラッチ回路を設けて成るものであることを特徴と
   するエミュレータ。 ２、上記ラッチ回路は、入力信号の立ち上がり変化及び
   立ち下がり変化の何れによっても選択的に情報を保持す
   るようにされて成るものであることを特徴とする特許請
   求の範囲第１項記載のエミュレータ。 ３、ターゲットシステムに含まれるプロセッサの代行制
   御を行うと共に、ブレークコントロール回路に予め設定
   された条件の成立に基づいてその代行制御をブレーク可
   能な複数のエミュレータを、ターゲットシステムに含ま
   れる複数のプロセッサ搭載領域に１対１対応でインタフ
   ェースケーブルにより接続し、更に、所定のエミュレー
   タにおいて、そのブレークコントロール回路に予め設定
   された条件の成立に呼応して変化するトリガ信号の出力
   端子を、その他のエミュレータにおいて、インタフェー
   スケーブルとは別に外部信号をブレークコントロール回
   路に供給可能とする入力信号線に結合し、そのトリガ信
   号の変化を当該その他のエミュレータにおけるブレーク
   条件に含めることにより、所定のエミュレータで発生す
   るブレークに連動してその他のエミュレータをブレーク
   させることを特徴とするマルチエミュレーションブレー
   ク方式。 ４、上記入力信号線から供給されるトリガ信号もしくは
   その変化は、一旦ラッチ回路に保持されて、上記ブレー
   クコントロール回路にサンプリング可能なタイミングで
   与えられることを特徴とする特許請求の範囲第３項記載
   のマルチエミュレーションブレーク方式。