JPH01292455A - 半導体記億装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に係り、特にコンピュータ等
の外部記憶装置に好適な半導体補助記憶装置に関する。

〔従来の技術〕

従来の比較的小容量の外部記憶装置は、株式会社日立マ
クセル製品カタログ（昭和６２年９月１６日、国内デー
タショーにて発行）、例（１）ｍａｘｅｌｌ　ＭＥＭＯ
ＲＹ　ＣＡＲＴＲＩＤＥ、同社技術情報、例（２）半導
体ファイルメモリシステムＳＣ８Ｉ対応ＩＣディスク・
ＩＣディスクドライバに記載されている。例（１）のカ
ートリッジでは、メモリ、バックアップ制御、バックア
ップ電源、Ｉ／Ｏバッファ及びライトプロテクト、デー
タ変換プロセッサ等のロジックから構成され、パラレル
Ｉ／Ｏインタフェース、又はシリアルインタフェース（
Ｒ８２３２Ｃ）を内蔵していた。一方１例（２）ではＩ
Ｃディスク（メモリカートリッジ）がメモリとバックア
ップ制御及び電池で構成され、ＩＣディスクドライバ（
アダプタ）がバスドライバ、に　Ｐ　Ｕ　。

ＳＣ８Ｉインタフェース等で構成されていた。これらは
いずれの装置も良品のメモリチップで構成され、一部分
の欠陥ビットを含むメモリチップの使用、欠陥救済回路
及び予備メモリ等なかった・さらに、上記は８に〜ＩＭ
バイトの小容量の半導体補助記憶装置であり、半導体メ
モリのソフトエラー（放射線、又は信号伝達時の一時的
な情報反転）及びユーザ使用時故障等の信頼性対策は配
慮されていなかった。

一方、半導体メモリを使用した半導体補助記憶装置にお
いては日本国特許、特公昭４７−６５３４に示されるよ
うに各メモリの欠陥アドレスを、システムの制御回路に
記憶しておき、欠陥アドレスを避けて使うＰ　Ｇ　Ｍ　
（Ｐａｒｔｉａｌｌｙ　Ｇｏｏｄ　Ｍｅｍｏｒｙ）　／
ＭＧＭ　（Ｍｏｓｔｌｙ　Ｇｏｏｄ　Ｍｅｍｏｒｙ）方
式があるが、これは、制御部の複雑さと価格が高価にな
る難点があった。

〔発明が解決しようとするｉｌＭ） 上記従来技術において、半導体補助記憶装置は、メモリ
の高集積化に伴い数／Ｏ〜数／Ｏ０Ｍバイトの大容量化
が容易になるが、現状では磁気ディスクに比較して半導
体メモリのビット当たりの単価が１桁以上も高くなる。

又、大容量化に伴うメモリチップ数の増加により、放射
線等によるソフトエラー率が低下することも考えられる
。一方。

半導体補助記憶装置の情報は電池により長期的にバック
アップされており、このため不揮発化するに適した半導
体メモリとしては、待機時消費電流の少ないＳ　ＲＡ　
Ｍ　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ）が望ましいが、ＳＲＡＭはビット単価が高
くシステムに占めるメモリ素子の価格が増大する。また
、Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａ
ｃｃｅｓｓ　Ｍｅｍｏｒｙ）は待機時消費電流がＳＲＡ
Ｍより２〜３桁多いと言う問題がある。さらに、両者の
中間の待機時消費電流を持つ素子としては擬似ＳＲＡＭ
　（ＤＲＡＭにセルフリフレッシュ回路を設け、回路全
体の低電力化を図った素子）があるが、これはＳＲＡＭ
に比べ約１桁多い、等々の問題があった。

本発明の目的は上記問題点を解決し、高信頼度、不揮発
性の低価格な半導体補助記憶装置を提供することにある
。

〔課題を解決するための手段〕

上記目的は、（１）コスト低減のための一部分に欠陥（
固定、ＳＲＡＭのリテンション不良を含む）ビットを有
するメモリチップを使用する、（２）ＤＲＡＭ及び擬似
ＳＲＡＭのリフレッシュ電流を低電流にするため、リフ
レッシュ不良ビットの救済を行う、（３）信頼度向上の
ためのエラー訂正回路を適用する、等により達成される
。

〔作用〕

欠陥ビットの救済回路は、メモリの欠陥ビットアドレス
（ＳＲＡＭのリテンション不良ビット、ＤＲＡＭ及び擬
似ＳＲＡＭのリフレッシュ不良ビットを含む）を記憶し
、外部アドレスがその欠陥ビットアドレスに一致した時
、予備メモリを活性化し、主メモリと予備メモリの入出
力８工／Ｏ）信号を切替える。これにより、半導体補助
記憶装置は正常なビットを読み書きする。

エラー訂正（ＦＣＣ）回路は、メモリカートリッジ側に
、主メモリ及び予備メモリのデータビットで構成するデ
ータワードとエラー訂正用の冗長ビットで構成す冗長ワ
ードを備え、アダプタ側にエラー訂正用ロジック及び制
御回路を備える。これにより、半導体補助記憶装置の高
信頼度化の達成とメモリカートリッジにおけるエラー訂
正回路の占有面積を低減する。

〔実施例〕

以下２図面を参照にして本発明の実施例を詳細に説明す
る。

第１図は、本発明の第１の実施例を示す半導体補助記憶
装置のブロック図である０図中１は情報を記憶するメモ
リカートリッジ、２はカートリッジ１を駆動し、かつカ
ートリッジ１を機械的に保持するアダプタ、３は入出力
（Ｉ　／Ｏ）信号、各種制御信号、電源Ｖｃｃ２及び接
地Ｖｓｓの各端子、４はアダプタ２において上記端子３
を機械的に結合するメス形コネクタ、５は外部装置との
各種信号、電源等の接続端子を示す。又、１１は欠陥ビ
ットを有する多数の半導体メモリから成る主メモリ、１
４は救済用の予備メモリを示す、さらに１２はバックア
ップ制御回路、１３はバックアップ電源を示す。一方、
１５はアドレス変換回路であり、欠陥ビットのアドレス
に対する予備メモリ１４の新アドレスと欠陥ビットの有
無を示す一致情報（フラグ）を記憶する。１６はロジッ
ク回路で構成される書き込み禁止及びカートリッジ１の
挿入検出等のカートリッジ制御回路、１７は主に放射線
等によるソフトエラ一対策用のエラー訂正（ＦＣＣ）回
路の冗長ワード用メモリ、１８は入出力信号、制御信号
を示す、又、１９は入出力（Ｉ／Ｏ）信号切替え及びイ
ンタフェース回路を示す、一方、アダプタ２の２１はカ
ートリッジ１とのインタフェース回路、２０は主として
外部インタフェース回路２３を制御し、マイクロプロセ
ッサ及びＲＯＭ等から成る各種コマンドの発生。

装置の制御回路を示す。又、２２はエラー訂正回路とそ
の制御回路である。

次に本発明のブロックを機能及び動作の面から説明する
。メモリカートリッジ１の情報は、バックアップ制御１
２．バックアップ電源１３により長期間保持され、アダ
プタ２と着脱でき持ち運びが可能なものである。又、メ
モリカートリッジ１の電源（Ｖｅａｌ）は、アダプタ２
に挿入することにより自動的にアダプタ２の電源（Ｖｃ
ｃ２）に切替えられる。さらに、電源遮断状態ではメモ
リカートリッジ１のバックアップ電源１３（Ｖａ）に切
替えるように動作する。この結果・メモリカートリッジ
１はその情報を不揮発化することカ蒐。

きる・なお、アドレス変換回路の欠陥ビットノアドレス
情報は、電池によりバックアップされたＳＲＡＭもしく
は不揮発性メモリ、例えば、Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅ
ｃｔｒｉｃａｌｌｙ　Ｐｒｏｇｒａｍ＋ｗａｂｌｅ　Ｒ
ｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）　、　ＥＥＰＲＯＭ　
（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅａｎｄ
　Ｐｒｏｇｒａｍａ＋ａｂｌｅ　Ｒｅａｄ　０ｎｌｙ　
Ｍｅｍｏｒｙ）、フユーズＲＯＭ、等に記憶されている
ため消失することがない。

同図の欠陥救済回路は、外付の予備メモリにより救済で
あり、予備メモリ１４．アドレス変換回路１５．入出力
（Ｉ　／Ｏ）信号切替え回路１９、等により構成されて
いる。ここで、外部アドレス信号は主メモリ１とアドレ
ス変換回路１５に同時に入力され、アドレス変換回路に
記憶した欠陥アドレスに一致すると、１９のＩ／Ｏ信号
切替え回路が、アドレス変換回路１５に記憶した予備メ
モリの新しいアドレスと同変換回路に書かれた一致情報
（フラグ）をもとに、主メモリから予備メモリの入出力
（Ｉ　／Ｏ）信号に切替える。これにより、半導体補助
記憶装置は正常なビットを読み書きする。

なお、主メモリとしては欠陥ビットを有するメモリ、も
しくは良品メモリのいずれのメモリも使用回連である。

又、予備メモリも同様にいずれのメモリも使用可能であ
り、この場合、アドレス変換回路に書き込む新しいアド
レスは、予備メモリの欠陥ビットアドレスを回避して記
憶させる。従って、本発明はウェーハ状態にあるメモリ
を良品、不良品の区別なく組み立てても、又、複数のメ
モリブロックを−っの集合体として組み立てても半導体
補助記憶装置を実現できる。又、本発明の半導体補助記
憶装置は、欠陥アドレスをＥＥＰＲＯＭ、ＥＰＲＯＭ又
はフユーズＲＯＭ、電池でバックアップしたＳＲＡＭで
構成したアドレス変換回路１５にソフトウェア的に書き
込むため、装置完成後の稼動中であっても、欠陥救済が
容易にできる。

このため、従来の装置では困難であった市場で生じた永
久的なハードエラー救済に関しても効果的に欠陥救済回
路を適用できる。

次にエラー訂正（ＦＣＣ）回路について説明する。同図
の主メモリ１１と予備メモリ１４はエラー訂正の対象に
なる実際のデータ領域であり、これは一般にデータワー
ドと呼ばれている。又、エラー訂正のため付加する冗長
用メモリ領域は冗長ワードと呼ばれている。本発明では
、第１図に示すようにメモリカートリッジ１にエラー訂
正用の冗長ワード用メモリ、アダプタ２にエラー訂正ロ
ジック及び制御回路２２を設けることで、エラー訂正の
目的を達成している。一方、この様なエラー訂正回路の
２分割配置は、カートリッジ１に搭載するエラー訂正回
路を冗長ワード用メモリに限ることができメモリカート
リッジ１の大きさをエラー訂正ロジック及び制御回路２
２の占有面積分。

縮小できる。

又、同回路は小容量の半導体補助記憶装置より、大容量
の装置に使用する方が効果がある。この理由は１例えば
シングルビットエラー訂正のＦＣＣコードにおいては、
データワードが１６ビツトに対して冗長ワードを５ビツ
ト必要とするが、データワードが６４ビツトと４倍に大
きくなっても、冗長ワードは７ビツトと、高々２ビツト
増加で技むからである。

なお、エラー訂正用の情報ビットは、冗長ワードをメモ
リカートリッジ１に常時内蔵しているため、他の同じ構
造のアダプタに対してもエラー訂正機能を適用できるこ
とは言うまでもない。

本実施例で示したエラー訂正回路は、その搭載により半
導体補助記憶装置のソフトエラーに対する高信頼度化を
達成することであり、その実装方法の一つとして冗長ワ
ード用メモリとエラー訂正ロジック及び制御回路を分割
配置した。これにより、メモリカートリッジ１を小型化
できることを説明したにのエラー訂正回路は、ソフトエ
ラーの救済に限らず、永久的にエラーする小数の欠陥ビ
ットも救済できるので、さらに、信頼度の高い半導体補
助記憶装置を構成できる。

以上、半導体補助記憶装置の主なブロックについて説明
した。本実施例では、カートリッジ１にオス形の端子、
アダプタ２にメス形のコネクタを設けているが、電源Ｖ
ｃｃ、接地Ｖｓｓ及び信号線を電気的に接続することが
目的であり、その接続部の実施形態、例えばオス形の端
子、メス形のコネクタを逆にしても効果は同じである。

第２図から第５図に上記した半導体補助記憶装置の他の
実施例を示す。第２図は第１図からエラー訂正用メモリ
、エラー訂正ロジック等のエラー訂正回路を除いた例、
第３図は第１図から予備メモリ、アドレス変換回路等の
欠陥救済回路を除いた例である。

第４図は第１図のメモリカートリッジ１の制御回路１６
をマイクロプロセッサ（ＭＰＵ）及びＲＯＭで構成した
例である。これは、メモリカートリッジ１自体にプログ
ラムを持たせることにより、カートリッジ１自身の制御
と、他のアダプタで使用した場合のカートリッジ１の情
報管理に有効となる。

第５図は第１図のカートリッジ１のバックアップ制御回
路１２及び電源１３の他の実施例を示すものである０図
中４１．４２はバックアップ制御回路、４３．４４はバ
ックアップ電源をそれぞれ示す。ここで、４３のバック
アップ電源は主メモリ、予備メモリ１４及び冗長ワード
の専用とする。

又、バックアップ電源４４は欠陥ビットのアドレスを記
憶するアドレス変換回路１５にＳＲＡＭを用いた場合の
専用とする。これにより、主メモリ及び予備メモリ城の
バックアップ電源４３を取り替える場合は、情報を破壊
することなく交換可能となる。

又、アドレス変換回路１５にＳＲＡＭを使用した場合は
、記憶した欠陥アドレス情報がソフトエラーにより破壊
される可能性がある。一般に半導体メモリのソフトエラ
ーはバックアップ電源電圧を高くするとメモリセル情報
の′ａ積電荷量が大きくなり、強くなる傾向にある。そ
こでアドレス変換回路１５に使用するバックアップ電源
４２の電圧を主メモリ及び予備メモリのバックアップ電
源４１より高くすることで、ソフトエラーに対する欠陥
アドレス情報の高信頼度化を達成できる。

なお、バックアップ電源の電圧が高くなるとメモリの待
機時消費電流も大きくなる。しかし、ＳＲＡＭ使用のア
ドレス変換回路に使用するメモリは高々数チップであり
、同回路のバックアップ時の待機時消費電流は、大容量
化した半導体補助記憶装置の情報保持時の消費電流に比
べ微々たる量である。

一方、この主メモリの量は数／Ｏ〜数／Ｏ００チップに
達するため、ソフトエラーは本実施例で示したようにエ
ラー訂正回路で対策し、装置の情報保持のバックアップ
電源電圧はできる限り低く設定し、待機時消費電流を抑
えることもできる。

以上のように、カートリッジ１のバックアップ電源は主
メモリと予備メモリ用、アドレス変換回路用の２種類を
設けることで、より使い我手の良い半導体補助記憶装置
を構成できる。なお、アドレス変換回路用の電源は電池
以外の大容量コンデンサを使用しても良い、その場合は
、主メモリ及び予備メモリのバックアップ電源４１の交
換時にアドレス変換回路以外にコンデンサからの電流供
給が起こらないよう配慮すれば良い、さらに、同回路に
ＥＥＦＲＯＭ等の不揮発性メモリを使用した場合はその
アドレス変換回路のバックアップが必要なくなることは
言うまでもない。

第６図、第７図に第１図のインタフェース回路１９及び
２１における擬似ＳＲＡＭ使用時の待機時情報保持動作
の起動方法を示す０ｗ１似ＳＲＡＭはＤＲＡＭ形のメモ
リセルで構成され、内部にセルフリフレッシュ回路を持
っており待機時消費電流を低減できる構成となっている
。従って、装置の電源遮断もしくはカートリッジ１とア
ダプタ２の分離時には、情報保持のためのこの回路を活
性化させれば良い、同図において、／Ｏ０はインバータ
回路、３はカートリッジ１側のリフレッシュ信号端子、
４はアダプタ２側のリフレッシュ信号端子（コネクタ）
、Ｖｃｃｌはカートリッジ１の電源、Ｒはプルアップ抵
抗、ＲＥＦＩはアダプタ２側のリフレッシュ信号（高電
圧活性）、ＲＥＦ２はカートリッジ１側のリフレッシュ
信号（低電圧活性）をそれぞれ示す。同図において半導
体補助記憶装置の電源遮断時とカートリッジ１をアダプ
タ２から抜き取った時、インバータ／Ｏ０の入力端子の
ＲＥＦＩは高電圧となり、出力ＲＥＦ２は低電圧となる
。その結果、擬似ＳＲＡＭはセルフリフレッシュ動作に
移行する。

又、第７図は第６図におけるカートリッジ１とアダプタ
２の接続部と光接続に置換えた実施例である。／Ｏ１は
光信号からＴＴＬ信号への信号変換回路、／Ｏ２はＴＴ
Ｌ信号から光信号への信号変換回路、／Ｏ３は機械的な
光遮蔽用のシャッタを示す、この実施例も上記と同様、
カートリッジ１とアダプタ２の分離により、光信号がシ
ャッタ／Ｏ３による遮蔽で光量減衰が起こり、ＲＥＦ２
が低電圧となりセルフリフレッシュ動作に移行する。又
、電源遮断時は光量が減衰し同様となる。

なお、上記において、その光信号接続方法を装置の全て
の入出力信号、制御信号線接続に適用することは容易で
ある。その場合は、接続部の機械的な消耗をなくし、接
続部の寿命を飛踊的に延ばすことができる。この場合の
電源Ｖｃｃ２及び接地Ｖ　ｓ　ｓは、機械的な接続にし
て光接続と機械的な接続を混合して使用するほうが電力
供給の点で良い。

上記１ｗｉ似ＳＲＡＭのセルフリフレッシュ動作は、カ
ートリッジ１とアダプタ２の分離による活性と、電源遮
断による活性の併用で起動できることを述べた。ここで
使用した回路及び信号論理は、セルフリフレッシュ動作
を起動させるための一回路構成を述べたものであり、同
回路に特定されるものではない、さらに、本実施例をＳ
ＲＡＭの待機時、すなわちリテンション動作の活性に使
用できることは言うまでもない。

第８図に第１図の擬似ＳＲＡＭのバックアップ電源１３
に小型の電池を使用した場合の実施例について述べる。

同図のｒはバックアップ電源１３の内部抵抗、Ｃは１３
に並列接続したコンデンサ、Ｖ　ｃ　ｃ　１は電源電圧
をそれぞれ示す。擬似ＳＲＡＭのバックアップ時はセル
フリフレッシュ動作電源として周期的に短期間、数／Ｏ
〜数／Ｏ０ｍＡの大電流が流れる。しかし、バックアッ
プ電源１３は内部抵抗ｒが数Ωあり、短期間の電流供給
能力は数ｍＡと少ない、このため電源電圧Ｖ　ｃ　ｃ　
１は電圧低下を起こす、そこで、同図に示すように大容
量のコンデンサＣを電池と並列接続することによりこの
問題を解決できる。例えば、擬似Ｓ　ＲＡＭのセルフリ
フレッシュ動作期間８〜１６ｍ５にコンデンサの電荷は
十分チャージされ、それがリフレッシュ時の大電流の供
給源となる。これにより、内部抵抗ｒによる電源電圧ｖ
ＣＣ１の低下を防止し、誤書き込み等のエラーを防止で
きる。なお、本実施例はリフレッシュ動作により大電流
が短期間に流れるＤＲＡＭにも適用できる。

第９図に第１図の半導体補助記憶装置のアダプタ２とカ
ートリッジ１の装着方法の他の実施例を示す、同図は、
第１図のブロックに加えてアダプタ２の形状を変更した
ものであり、４５はカートリッジ１とアダプタ２のオス
形の装置用ガイドビン、４６はメス形の装着用ガイドビ
ン（又は装着ガイド用の溝）である、同図に示すように
、第１図のアダプタ２がカートリッジ１を覆う形であっ
たものを、本実施例では、４５．４６に示すオス、メス
の装着用ガイドビンで保持する形に変更し。

端子３及びコネクタ４の接続合わせ精度の向上と機械的
強度を強くしている。この方法により、アダプタ２は第
１図の形状より小型化される。

なお、本実施例は同装置のカートリッジ１とアダプタ２
の一体化をオス、メス形のガイドビンで行う方法を述べ
たものであり、その応用としてアダプタ２とカートリッ
ジ１を機械的にロックする機構も容易である。この場合
は、さらに半導体補助記憶装置を機械的に強くできる。

以上、メモリカートリッジ１及びアダプタ２で構成され
る半導体補助記憶装置について述べた。

本発明で使用する半導体メモリは、主メモリ１１、予備
メモリ１４及びエラー訂正用メモリ１７としてスタティ
ック形メモリセル構成のＳＲＡ阿、ダイナミック形メモ
リセル構成のＤＲＡＭ及び擬似ＳＲＡＭ、電気で書込み
電気で消去するＥＥＦＲＯＭ、電気で書き込み紫外線で
消去するＥＰＲＯＭ等が使用できる。又、アドレス変換
回路に使用するメモリは上記のメモリに加えてフユーズ
ＲＯＭ、電池でバックアップしたＳＲＡＭのいずれも使
用可能である。さらに、予備メモリと主メモリは上記の
いずれのメモリの組合せでも良い０例えば、主メモリを
擬似ＳＲＡＭで構成し、予備メモリをＳＲＡＭで構成し
た場合は、救済回路付加時の複雑なリフレッシュ回路を
簡略化できる利点がある。

又、本発明のバックアップ電源１２は一次もしくは充電
可能な二次電池が使用できるので、ＳＲＡＭのような低
消費電力タイプは一次電池を用い、ＤＲＡＭ、擬似ＳＲ
ＡＭのような消費電力の多いタイプは二次電池を利用す
る方が良い。

なお、ＳＲＡＭのリテンション不良ビット及びＤＲＡＭ
、擬似ＳＲＡＭのリフレッシュ不良ビットは、主に拡散
層部分の蓄積電荷リークに起因するものであり、その欠
陥アドレスの位置は高温加速試験により容易に検出でき
る。従って、救済によりメモリの検査が複雑化すること
はない。

一方、半導体補助記憶装置はメモリカートリッジ１とア
ダプタ２が一体化した場合もあるが、この場合は欠陥救
済回路による低価格化と低消費電力化、さらにエラー訂
正（ＦＣＣ）回路による高信頼度化１等が達成される。

〔発明の効果〕

本発明によれば、以下の効果が期待できる。

（１）主メモリと予備メモリに欠陥ビットを有する安価
な半導体メモリを使用できるので、半導体補助記憶装置
を低価格に設定できる。（２）エラー訂正回路により装
置の高信頼度化を達成できる。

以上により、半導体補助記憶装置の低価格化と高信頼度
化に効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体補助記憶装
置のブロック図、第２図乃至第５図はそれぞれ本発明の
他の実施例による半導体補助記憶装置のブロック図、第
６図および第７図は第１図のインターフェース回路にお
ける擬似ＳＲＡＭ使用時の待機時情報保持動作の起動方
法を示す図。 第８図は第１図の擬似ＳＲＡＭのバックアップ電源に小
型の電池を使用した場合の実施例を示す図、第９図に第
１図の半導体補助記憶装置のアダプタとカートリッジの
装着方法の他の実施例を示す図である。

Claims (1)

1. 【特許請求の範囲】 １、１個ないし複数個のメモリチップから成る主メモリ
   と、１個ないし複数個のメモリチップから成る予備メモ
   リと、該主メモリの欠陥ビットのアドレスを新しいアド
   レスに変換するアドレス変換回路と、主メモリと予備メ
   モリの入出力信号（Ｉ／Ｏ）を切替えるＩ／Ｏ切替え回
   路と、電池による情報バックアップ回路と、を少なくと
   も備えた半導体記憶装置。 ２、該主メモリの欠陥ビットは、ＤＲＡＭ、擬似ＳＲＡ
   Ｍのリフレッシュ不良ビットもしくはＳＲＡＭのリテン
   ション不良ビットを含むことを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、特許請求の範囲第１項及び第２項記載の半導体記憶
   装置において、該予備メモリも欠陥ビットを有すること
   を特徴とする半導体記憶装置。 ４、該装置がカートリッジとその駆動用のアダプタから
   なる構造を有することを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ５、特許請求の範囲第４項記載の半導体記憶装置におい
   て、該カートリッジがエラー訂正回路のうち冗長ワード
   を構成するメモリ部を備え、該アダプタがエラー訂正用
   ロジックとその制御回路を備えたことを特徴とする半導
   体記憶装置。 ６、特許請求の範囲第４項記載の半導体記憶装置におい
   て、該カートリッジがマイクロプロセッサと、電気で書
   込み電気で消去するＥＥＰＲＯＭ、電気で書込み紫外線
   で消去するＥＰＲＯＭ、フユーズＲＯＭ、又は電池でバ
   ックアップしたＳＲＡＭ、のいずれかを備えたことを特
   徴とする半導体記憶装置。