JPH01293431A - メモリアクセス方式 - Google Patents

メモリアクセス方式

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JPH01293431A
JPH01293431A JP63125127A JP12512788A JPH01293431A JP H01293431 A JPH01293431 A JP H01293431A JP 63125127 A JP63125127 A JP 63125127A JP 12512788 A JP12512788 A JP 12512788A JP H01293431 A JPH01293431 A JP H01293431A
Authority
JP
Japan
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bdw
buffer
counter
address
bdl
Prior art date
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Pending
Application number
JP63125127A
Other languages
English (en)
Inventor
Takehiko Kurashige
剛彦 蔵重
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はＢＤＬ　（バッファディスクリブタリスト）に
よるバッファ管理機能をもつメモリアクセス方式に関す
る。
（従来の技術） スキケタリード／ギヤザーライトなどに知られる如く、
分割された物理記憶空間とｌ１０（入出力装置）との間
に於いてデータ転送を行なう際、記憶空間上に散在した
バッファを１つの連続したＩ１０バップアのように見做
してアクセスを行なう必要がある。
この際、複数のバッファを写像するために、ＢＤＬ　（
バッファディスクリブタリスト）なるものが用意される
。
このＢＤＬによるメモリアクセス方式の一例を第４図に
示す。
ＢＤＬは第４図に示すように、、ＢＤＷ（バッファディ
スクリブタワード）のリストとして構成される。Ｂ　Ｄ
Ｗ　（Ｂ　ＤＷＯ，Ｂ　ＤＷ、１．・・・）はそれぞれ
アドレス部（ＡＯ′、Ａ１．・・・）と、バッファ長（
ＬＯ２Ｌ１．・・・）からなる。
この方式では、ＢＤＬ内のＢＤＷで指定されるバッファ
群を１つの連続したＩ１０バッファと見做してアクセス
する。
このようなメモリ内に散在したバッファに対するアクセ
スを従来のＤＭＡ　（Ｄｉｒｅｃｔ　ＭｅｍｏｒｙＡｃ
ｃｅｓｓ）で行なう場合、各ＢＤＷ毎にＤＭＡＣ（ＤＭ
Ａコントローラ）内のアドレスカウンタ、バイトカウン
タを再セットしながらアクセスする必要がある。
この従来例による処理フローを第５図に示す。
（発明が解決しようとする課題） 第５図に示すような従来の処理手段に於いては、各ＢＤ
Ｗ毎にＤＭＡＣを再プログラミングしなければならない
ため、データ転送中にＣＰＵの介入が必要となる。又、
この際、アクセス対象がディスクの場合、この介入の時
間がディスクの回転待を起こし、システムの性能を劣化
させる原因となる。又、ＭＴ（磁気テープ）の場合はタ
イミングエラー、回線系の場合はオーバーラン／アンダ
ーランが生じる可能性もある。
従来の他の手段として、ＤＭＡＣにＢＤＬを記憶させる
方式が考えられる。
この方式では、ＤＭＡＣ内のバイトカウンタ値が「０」
になる毎に、ＤＭＡＣ自身がＤＭＡＣ内のＢＤＬから次
のＢＤＷをアドレスカウンタ、バイトカウンタにロード
する。従って、データ転送、中にＣＰＵが介在する必要
がないので、前述した第５図に示す方式の欠点（回転待
等）は解消される。
しかしながらこの際は、ＤＭＡＣ内に、ＢＤＬを記憶す
るための十分な容量の記憶エリアが必要となる。この記
憶エリアはシステムが大きくなれば大きくなる程、大量
データ転送のために大きな容量が要求される。
これは、ハードウェア量の増大につながり、コストアッ
プになる。また、大量データ転送に供し得るように大き
な容量の記憶エリアをもっと、小さい転送量（小さいＢ
ＤＬ）に対してはハードウェアの無駄にな葛。
本発明は上記実情に鑑みなされたもので、物理記憶空間
上に散在したバッファを１つの連続したＩ１０バッファ
と見做してＢＤＬに従いアクセスする際、ＢＤＬの大小
に拘らず、各バッファアクセスの間のＣＰＵのオーバー
ヘッドを無＜シ、システムの性能を向上させることので
きるメモリアクセス方式を提供することを目的とする。
［発明の構成］ （課題を解決するための手段及び作用）本発明は、ＢＤ
Ｗを記憶するＦＩＦＯ構造のＢＤＷバッファと、同バッ
ファの取出し位置にあるＢＤＷ（先頭ＢＤＷ）のアドレ
ス部をロードし、データ転送毎にインクリメントするア
ドレスカウンタと、上記ＢＤＷバッファの取出し位置に
あるＢＤＷのレングス部をロードし、データ転送毎にデ
クリメントするバイトカウンタと、同カウンタのカウン
ト値から上記ＢＤＷに従うデータ転送の終了を認識し上
記ＢＤＷバッファの取出し位置を更新する手段と、上記
ＢＤＷバッファの空き状態を認識し上記ＢＤＷバッファ
へのＢＤＷの書込みを制御する手段とを有して、ＦＩＦ
Ｏ構造のＢＤＷバッファ上にて、ＢＤＷの取出しに伴う
データ転送と、上記ＢＤＷの書込みとを行なう構成とし
たもので、これにより、少量のハードウェア構成にて各
種サイズのＢＤＬに対応でき、かつＤＭＡ処理とＣＰＵ
によるＢＤＷ書込み処理とを並行して実行可能としバッ
ファ渡りのＣＰＵのオーバーヘッドを無くしてシステム
の性能を向上できる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図、は本発明をＤＭＡＣに応用した一実施例のブロ
ック図を示したものである。
第１図に於いて、■はＤＭＡＣの制御部である。
２はＢＤＷを記憶するためのＦＩＦＯ構造のＢＤＷバッ
ファであり、Ｗ　（Ｗｒｉｔｅ　）端子に供給される書
込信号により書込動作モードとなり、Ｒ（Ｒｅａｄ）端
子に供給される読出信号により読出動作モードとならて
、Ｅ　（Ｅｍｐｔｙ　）端子にエンプティ（空状態）信
号を出力し、Ｆ端子にＦＵＬＬ（満状態）信号を出力す
る。３はＬＤ端子に供給されるローに信号によりロード
され、Ｃ端子に供給されるカウントアツプ信号によりカ
ウントアツプされるアドレスカウンタ（ＡＣ）である。
４はＬＤ端子に供給されるロード信号によりロードされ
、Ｃ端子に供給されるカウントダウン信号によりカウン
トダウンされるバイトカウンタ（Ｂ　Ｃ）である。５は
アドレスカウンタ３の生成アドレスをアドレスバス１７
へ送出する出力バッファである。
又、１１はデータバス、１２は制御部１からＢＤＷバッ
ファ２のＷ端子に供給される書込信号である。
１３は制御部ｌから、ＢＤＷバッファ２のＲ端子とアド
レスカウンタ３及びバイトカウンタ４のＬＤ端子に供給
される、ＢＤＷバッファ２からの読出しと、アドレスカ
ウンタ３及びバイトカウンタ４へのロードを行なう信号
である。１４は制御部１から、アドレスカウンタ３及び
バイトカウンタ４のＣ端子に供給されるカウントアツプ
／ダウン信号である。１５はバイトカウンタ４から制御
部１に供給されるバイトカウント値を示す信号である。
１Ｂはアドレスカウンタ３から出力バッファ５に供給さ
れるアドレスカウント値を示す信号である。
１７はアドレスバスである。１８はＢＤＷバッファ２か
ら制御部１に供給されるＦ端子の出力（溝状態）信号で
ある。１９はＢＤＷバッファ２からアドレスカウンタ３
に供給される、ＢＤＷバッファ２の先頭ＢＤＷのアドレ
ス部を表わす信号である。２０はＢＤＷバッファ２から
バイトカウンタ４に供給される、ＢＤＷバッファ２の先
頭ＢＤＷのレングス部を表わす信号である。２１はＢＤ
Ｗバッファ２から制御部１に供給される、Ｅ端子の出力
（空状態）信号である。
第２図及び第３図はそれぞれ上記実施例の動作を説明す
るためのフローチャートであり、第２図はＤＭＡＣの処
理フローを示すフローチャート、第３図はＤＭＡＣのプ
ログラミング手法を示すフローチャートである。
ここで上記第１図乃至第３図を参照して本発明の一実施
例に於ける動作を説明する。尚、ＢＤＷバッファ２上に
於けるＢＤＷの書込み位置と読出し位置はそれぞれＦＩ
ＦＯ管理用のポインタ（読出しポインタ／書込みポイン
タ）により指定されるが、この際の各ポインタの更新制
御動作等についてはその説明を省略する。
ここでは第４図で示したようなりＤＬが与えられ、メモ
リ内に散在したバッファを連続した１つのバッファと見
做してＤＭＡによりデータ転送する場合を考える。
先ず本発明を適用したＤＭＡＣに動作を第２図を用いて
説明する。
“イネーブル”のプログラミングがなされると、ＢＤＷ
バッファ（ＦＩＦＯ）２を空状態に初期化（読出しポイ
ンタと書込みポインタをクリア）し、ＢＤＷバッファ２
にＢＤＷが書込まれるのを待つ（第２図ステップＳ１１
．　５Ｌ２）。
ＢＤＷバッファ２にＢＤＷが書込まれると、ＢＤＷバッ
ファ２の先頭のＢＤＷ（読出しポインタで指定される取
出し位置のＢＤＷ）のアドレス部をアドレスカウンタ３
に、レングス部をバイトカウンタ４にそれぞれロードし
てバッファデータの転送が開始される（第２図ステップ
Ｓ１３〜５１５）。
この各転送毎に、アドレスカウンタ３、バイトカウンタ
４がそれぞれ、インクリメント／デクリメントされ、バ
イトカウンタ４が「０」になると、ＢＤＷバッファ２の
ＢＤＷ取出し位置が更新（読出しポインタ更新）されて
、再びＢＤＷバ・ソファ２の先頭のＢＤＷ（更新された
読出しポインタで指定された取出し位置のＢＤＷ）がロ
ードされ、そのＢＤＷに従う上記転送処理が繰返し実行
される（第２図ステップＳ１５〜５１７）。
そして“ディセーブル”のプログラミングがされると、
ＢＤＷバッファ２内のＢＤＷを全て処理し終わってから
転送を終了する（第２図ステップＳ１３．　８１ｇ）。
次に本発明を適用したＤＭＡＣのプログラミング方法を
第３図を用いて説明する。
先ず、ＤＭＡＣに対して“イネーブル”のプログラミン
グを行ない、その後は、ＢＤＷバッファ２の状態をポー
リングし、ＦＵＬＬ　（溝状ｇ）でなければＢＤＷを書
き込む（第３図ステップＳ２１〜５２４）。
ここで、ＢＤＷバッファ２の状態監視はポーリングに限
らずＤＭＡＣからの割込でもよい。
上記したような本発明の一実施例によれば、ＦＩＦＯ構
造のＢＤＷバッファ２上にて、ＢＤＷの取出しに伴うデ
ータ転送と、ＢＤＷの書込みとを行なう構成としたこと
により、ＤＭＡ動作とＣＰＵによるＢＤＷ書込みが並行
して実行でき、バッファ渡りのＣＰＵオーバーヘッドを
無くしてシステム性能を向上できる。又、ＢＤＷ記憶エ
リアにＦＩＦＯを採用しているため、少量のハードウェ
ア構成でよく、各種サイズのＢＤＬに対応可能である。
［発明の効果］ 以上詳記したように本発明のメモリアクセス方式によれ
ば、ＢＤＷを記憶するＦＩＦＯ構造のＢＤＷバッファと
、同バッファの取出し位置にあるＢＤＷ（先頭ＢＤＷ）
のアドレス部をロードし、データ転送毎にインクリメン
トするアドレスカウンタと、上記ＢＤＷバッファの取出
し位置にあるＢＤＷのレングス部をロードし、データ転
送毎にデクリメントするバイトカウンタと、同カウンタ
のカウント値から上記ＢＤＷに従うデータ転送の終了を
認識し上記ＢＤＷバッファの取出し位置を更新する手段
と、上記ＢＤＷバッファの空き状態を認識し上記ＢＤＷ
バッファへのＢＤＷの書込みを制御する手段とを有し、
ＦＩＦＯ構造のＢＤＷバッファ上にて、ＢＤＷの取出し
に伴うデータ転送と、上記ＢＤＷの書込みとを行なう構
成としたことにより、少量のハードウェア構成にて各種
サイズのＢＤＬに対応でき、かつＤＭＡ処理とＣＰＵに
よるＢＤＷ書込み処理とを並行して実行可能としバッフ
ァ渡りのＣＰＵのオーバーヘッドを無くしてシステムの
性能を向上できる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図及
び第３図はそれぞれ上記実施例の動作を説明するための
フローチャートであり、第２図はＤＭＡＣの処理フロー
を示すフローチャート、第３図はＤＭＡＣのプログラミ
ング手法を示すフローチャート、第４図はＢＤＬによる
メモリアクセス方式の一例を示す図、第５図は従来のＤ
ＭＡＣの処理フローを示すフローチャートである。 ■・・・制御部、２・・・ＢＤＷバッファ（ＦＩＦＯ）
、３・・・アドレスカウンタ（ＡＣ）　、４・・・バイ
トカウンタ（ＢＣ）　、５・・・出力バッファ、１１・
・・データバス、１２・・・書込信号、１３・・・読出
・ロード信号、１４・・・カウントアツプ／ダウン信号
、１５・・・バイトカウント値を示す信号、１６・・・
アドレスカウント値を示す信号、１７・・・アドレスバ
ス、１８・・・Ｆ端子の出力（溝状態）信号、１９・・
・先頭ＢＤＷのアドレス部を表わす信号、２０・・・先
頭ＢＤＷのレングス部を表わす信号、２１・・・Ｅ端子
の出力（空状！り信号。 出願人代理人　　弁理士　鈴江武彦 第１図 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. アドレス部とレングス部でなるＢＤＷを記憶するＦＩＦ
    Ｏ構造の記憶手段と、同記憶手段の取出し位置にあるＢ
    ＤＷのアドレス部をロードし、データ転送毎にインクリ
    メントするアドレスカウンタと、上記記憶手段の取出し
    位置にあるＢＤＷのレングス部をロードし、データ転送
    毎にデクリメントするバイトカウンタと、同カウンタの
    カウント値から上記ＢＤＷに従うデータ転送の終了を認
    識し上記記憶手段の取出し位置を更新する手段と、上記
    記憶手段の記憶状態を認識し上記記憶手段へのＢＤＷの
    書込みを制御する手段とを具備してなることを特徴とし
    たメモリアクセス方式。
JP63125127A 1988-05-23 1988-05-23 メモリアクセス方式 Pending JPH01293431A (ja)

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US07/355,605 US5155830A (en) 1988-05-23 1989-05-23 Data processing system capable of performing a direct memory access transfer of data stored in a physical area in a memory

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