JPH01293560A - 入力保護手段を有する半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力保護手段を有する半導体装置に関し、
特にダイナミックＲＡＭ等の半導体集積回路装置におい
て、入力信号による電子の半導体基板への注入が引き起
こす当該装置の誤動作を防止することを可能にした入力
保護手段を有する半導体装置に関するものである。

［従来の技術］ ダイナミックＲＡＭ等の半導体集積回路装置においては
、装置内部の回路を破壊、あるいは誤動作させることな
く動作させるために入力信号端子に入力保護回路が設け
られている。この入力保護回路は、入力信号端子に印加
されたサージ電圧を吸収し、このサージが内部回路へ伝
達することがないように作用する。このサージ電圧が内
部回路へ伝達されてしまうと、装置の破壊を起こす可能
性があるからである。

第１図は、そのような入力保護回路を有する半導体集積
回路装置の一例として、ダイナミック型半導体記憶装置
の全体構成を示すブロック図である。

第１図を参照して、ダイナミック型半導体記憶装置は、
記憶部分である複数のメモリセルを含むメモリセルアレ
イと、そのアドレスを選択するアドレスバッファに接続
された行レコーダ、列レコーダと、人出力バッファに接
続されたセンスアンプを含む入出力制御部とを備える。

外部から与えられる行アドレス信号と列アドレス信号を
受けて、行デコーダと列デコーダにより選択された各１
本のワード線とビット線の交点によるメモリセルが選択
され、その中から、またはそこへ、センスアンプを含む
入出力制御部と人出力バッファを介して情報が読出され
、または書込まれる。この場合、データが入力されると
き、入力信号端子２より外部から入力信号がこの半導体
記憶装置に供給される。供給される入力信号にサージ電
圧などの異常な電圧が加わっている場合、入力信号端子
２に設けられた入力保護回路１は、このサージの電荷を
吸収し、このサージが半導体記憶装置が有する内部回路
へ伝達することがないように作用する。

第２図は、第１図に示されたダイナミック型半導体記憶
装置としての１つのチップ上における入力保護回路１の
概略的な配置を示す平面図である。

この図によれば、メモリセルアレイ３の周辺に、入力信
号端子として入力信号導入ビンに接続されるポンディン
グパッド端子２１と、このポンディングパッド端子２１
に対して設けられる入力保護回路１とが配置されている
。

次に、このような入力保護回路の構成について説明する
。第４Ａ図は、第２図における■の部分を拡大して示す
従来の入力保護回路の平面図、第４Ｂ図は従来の入力保
護回路を示す回路図、第４Ｃ図は第４Ａ図のＩＶＣ−Ｉ
ＶＣ線における従来の入力保護回路の断面構造を部分的
に示す断面図である。なお、第４Ａ図においては、ポン
ディングパッド端子２１に抵抗２２を介して接続される
第１層アルミニウム配線１１のみが示されている。

図において、入力信号端子（Ｖ＋　ｓ　）に接続される
ように第１層アルミニウム配線１１が形成されている。

また、接地電源（Ｖｓｓ）に接続されるように第１層ア
ルミニウム配線１２が形成され、電源（Ｖｃ　ｃ　）に
接続されるように第１層アルミニウム配線１３が形成さ
れている。Ｐ型半導体基板４には、フィールド酸化膜５
を介して間隔を隔ててＮ＋型拡散領域１５ａ、１５ｂ、
１５ｃが形成されている。Ｎ＋型拡散領域１５ａには第
１層アルミニウム配線１１が接続され、Ｎ＋型拡散領域
１５ｂには第１層アルミニウム配線１２が接続されてい
る。さらに、Ｎ＋型拡散領域１５ｃには第１層アルミニ
ウム配線１３が接続されている。

これらの第１層アルミニウム配線１１．１２．１３はＰ
型半導体基板４の上方に層間絶縁膜１４を介して形成さ
れている。この場合、第１層アルミニウム配線１２は、
互いに隣り合うＮ中型拡散領域１５ａ、１５ｂの間に形
成されたフィールド酸化膜５の上方に延びるように形成
されている。Ｎ＋型拡散領域１５ｃの下にはＮ型ウェル
層１６が形成されている。このＮ型ウェル層１６はＮ＋
型拡散領域１５ｃを介して電源（Ｖｃ　ｃ　）に接続さ
れている。このようにして入力保護回路１が構成される
。

また、上述の入力保護回路１が形成されるＰ型半導体基
板４にはメモリセルアレイ３が形成されている。第４Ｃ
図において、メモリセルアレイ３の一部分が示されてい
る。Ｐ型半導体基板４にはメモリセルを構成するＮ＋型
拡散領域３３が形成されている。このＮ＋型拡散領域３
３の上方には絶縁膜３２を介して多結晶シリコン層から
なるゲート３１が形成されている。ゲート３１は接地電
源（ＶＳ　ｓ　）に接続されている。

次に、上述のように構成される入力保護回路の動作につ
いて説明する。入力信号端子（Ｖ＋　Ｎ　）から信号が
入力されると、第１層アルミニウム配線１１を経て、Ｎ
＋型拡散領域１５ａの電位が変化し、その信号を第４Ａ
図に示される矢印の方向に伝達する。この場合、入力保
護回路１の働きとして、入力信号端子に強い正または負
のサージ電圧が加わっている場合には、入力信号端子に
接続されたＮ＋型拡散領域１５ａから、接地電源（Ｖｓ
ｓ）に接続されたＮ＋型拡散領域１５ｂに電流が流れる
。これによって、半導体装置自体の内部回路に高電圧が
加わるのを防止し、内部回路を保護する。

また、この入力保護回路１の働きとして以下のことが挙
げられる。すなわち、入力信号端子に弱い負のサージ電
圧が加わっている場合、入力信号端子に接続されたＮ＋
型拡散領域１５ａから、Ｐ型半導体基板４に向かって電
子が注入される。この電子は、Ｐ型半導体基板４中を移
動して、メモリセルを構成するＮ＋型拡散領域３３に達
し、メモリセルに記憶されているデータを反転させ、エ
ラーを発生させる。ここで、記憶されているデータが反
転するとは、メモリセルにＨｉｇｈ”の状態、すなわち
、メモリセルを構成するＮ”型拡散領域３３中の電子が
引抜かれた状態から、“Ｌｏｗ”の状態、すなわち、こ
のＮ＋型拡散領域３３中に電子が充満した状態に変化し
てしまうことである。そこで、このエラーの発生を防止
する目的で、従来の入力保護回路は、電源（Ｖｃ　ｃ　
）につながるＮ＋型拡散領域１５ｃの下にＮ型ウェル層
１６を有している。このＮ型ウェル層１６に、上記の半
導体基板４に注入された電子が吸収されることにより、
エラー発生の防止が図られている。

［発明が解決しようとする課題］ しかしながら、上述のような従来の入力保護回路におい
ては、入力信号端子に接続されたＮ＋型拡散領域１５ａ
からＰ型半導体基板４に注入された電子を、電源（Ｖｃ
　ｃ　）につながるＮ型ウェル層１６に十分吸収させる
ことは困難であった。そのため、注入された電子の一部
がメモリセルに達し、記憶されているデータを反転させ
ることにより、ダイナミック型半導体記憶装置が誤動作
するという問題点があった。

そこで、この発明は上記のような問題点を解消するため
になされたもので、入力信号からの電子の注入により、
半導体装置が誤動作することを防止することが可能な入
力保護手段を有する半導体装置を提供することを目的と
する。

［課題を解決するための手段］ この発明に従った入力保護手段を有する半導体装置は、
当該装置を破壊させることなく、動作させるための入力
保護回路を有するものである。この半導体装置は、主表
面を有し、第１の導電型式の予め定める不純物濃度を有
する半導体基板と、この半導体装置に外部から入力信号
を供給するための入力端子に接続された入力保護回路と
を備えている。入力保護回路は、半導体基板の主表面に
形成され、入力端子に接続された第２の導電型式を有す
る第１半導体領域と、第１半導体領域と間隔を隔てて半
導体基板の主表面に形成され、低電位を有する第１の電
圧源に接続された第２の導電型式を有する第２半導体領
域と、第２半導体領域と間隔を隔てて半導体基板の主表
面に形成され、高電位を有する第２の電圧源に接続され
た第２の導電型式を有する第３半導体領域を備えている
＠さらに、第３半導体領域は、半導体基板が有する第１
の導電型式の領域を介して、少なくとも第１半導体領域
の下方に延在する部分を含んでいる。

［作用］ この発明における入力保護回路は、第１の導電型式を有
する半導体基板の主表面に形成され、高電位を有する第
２の電圧源に接続された第２の導電型式を有する第３半
導体領域を含んでいる。この第３半導体領域は少なくと
も第１半導体領域の下方に延在する部分を含んでいる。

そのため、入力信号端子につながる第１半導体領域から
、半導体基板に注入された電子または正孔が第３半導体
領域に吸収され、第２の電圧源に逃がされることができ
る。したがって、半導体基板内に構成された動作機能を
有する半導体装置自体に影響を与えることはないように
、入力保護回路を構成することが可能となる。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。第３
Ａ図は第１図に示されたダイナミック型半導体記憶装置
に設けられる本発明に従った入力保護回路を示し、第２
図の■の部分を拡大して示す平面図、第３Ｂ図は本発明
に従った入力保護回路を示す回路図、第３Ｃ図は第３Ａ
図のｍｃ−ｍＣ線における断面構造を部分的に示す断面
図である。なお、第３Ａ図においては、入力信号端子と
して入力信号導入ビンに接続されるポンディングパッド
端子２１に抵抗２２を介してつながる第１層アルミニウ
ム配線１１のみが示されている。

図において、入力信号端子（ＶＩ　Ｎ　）に接続された
第１層アルミニウム配線１１、接地型＃（Ｖ８．）に接
続された第１層アルミニウム配線１２、および電源（Ｖ
ｃｃ）に接続された第１層アルミニウム配線１３がＰ型
半導体基板４の上方に形成されている。また、Ｐ型半導
体基板４にはＮ＋＋拡散領域１５ａ、１５ｂ、１５ｃが
形成されている。Ｎ＋＋拡散領域１５ａには第１層アル
ミニウム配線１１が接続され、Ｎ＋＋拡散領域１５ｂに
は第１層アルミニウム配線１２が接続されている。

さらに、Ｎ＋＋拡散領域１５ｃには第１層アルミニウム
配線１３が接続されている。これらの第１層アルミニウ
ム配線１１．１２．１３はＰ型半導体基板４の上方に層
間絶縁膜１４を介して形成されている。Ｎ＋＋拡散領域
１５ａ、１５ｂ、１５Ｃはそれぞれフィールド酸化［５
を介して間隔を隔てて形成されている。この場合、Ｎ十
型拡散領域１５ａ、１５ｂの間に形成されたフィールド
酸化膜５の上方に延びるように、第１層アルミニウム配
線１２が層間絶縁膜１４を介して形成されている。

また、この発明の入力保護回路を構成する、電源（Ｖｃ
　ｃ　）につながるＮ型ウェル層１６の下には、Ｎ＋型
被拡散領域１７Ｎ型ウェル層１６に結合するように形成
されている。このＮ＋型被拡散領域１７、Ｐ型半導体基
板４が有するＰ型半導体領域を介してＮ＋＋拡散領域１
５ａ、１５ｂの下方に延びるよ゛うに形成されている。

このようなＮ＋型被拡散領域１７領域は、第３Ａ図にお
いて、２点鎖線で囲まれた領域として示されている。本
発明に従った入力保護回路は以上のように構成される。

この入力保護回路１が構成されるＰ型半導体基板４には
、従来と同様に、メモリセルアレイ３力（構成されてい
る。第３Ｃ図にはメモリセルアレイ３の一部分が示され
ている。Ｐ型半導体基板４には、メモリセルを構成する
Ｎ＋＋拡散領域３３が形成されている。このＮ＋＋拡散
領域３３の上方には、絶縁膜３２を介して多結晶シリコ
ン層からなるゲート３］が形成されている。ゲート３１
は接地電源（Ｖｓ　ｓ　）に接続されている。

次に、上記のように構成された本発明の入力保護回路の
動作について説明する。入力信号端子（ＶＩ　Ｎ　）か
ら信号が入力されると、第１層アルミニウム配線１１を
経て、Ｎ＋＋拡散領域１５ａの電位が変化し、信号を第
３Ａ図に示された矢印の方向に伝達する。この場合、入
力保護回路の働きとして、入力信号端子に強い正または
負のサージ電圧が加わっている場合には、装置自体の内
部回路を保護することは従来の入力保護回路と同様であ
る。従来の入力保護回路（第４Ｃ図）においては、入力
信号端子からＰ型半導体基板４の中に注入される電子の
うち、半導体基板表面に垂直でその基板の中心に向かう
成分の強い運動エネルギを有する電子は、Ｎ型ウェル層
１６に吸収されずにメモリセルを構成するＮ＋＋拡散領
域３３まで達し、記憶されているデータの反転を起こさ
せることがあった。そのため、このことが半導体記憶装
置の誤動作の一因となっていた。

ところが、この発明に従った入力保護回路によれば、電
源（Ｖｃ　ｃ　）につながるように正電位にバイアスさ
れたＮ＋型被拡散領域１７設けられている。そのため、
入力信号端子に弱い負のサージ電圧が加わっている場合
に、この入力信号端子につながるＮ十型拡散領域１５ａ
からＰ型半導体基板４の中に向かって電子が注入される
とき、従来、メモリセルを構成するＮ＋＋拡散領域３３
まで達していた電子のほとんどがこのＮ＋型被拡散領域
１７吸収され、メモリセルに記憶されているデー夕を反
転させることはない。したがって、入力信号端子から注
入された電子をＮ＋型拡散領域１７に吸収させることに
より、従来よりも注入電子の吸収効率を向上させること
ができ、半導体記憶装置の誤動作を低減させることがで
きる。

なお、上記実施例においては、半導体装置を構成する半
導体基板としてＰ型半導体基板を用い、その上部にＮ＋
型拡散領域、Ｎ型ウェル層を形成した例について説明し
たが、逆の導電型式を有するように構成してもよい。こ
のように逆の導電型式で構成した場合、Ｎ型半導体基板
の上部に形成されたＰ型ウェル層、Ｐ中型拡散領域を含
む入力保護回路が構成される。このとき、この入力保護
回路は、上記で説明した作用と全く逆に動作し、電子の
注入ではなく、正孔の注入を防止するように働く。

また、上記実施例においては、第１図に示されるダイナ
ミック型半導体記憶装置に組込まれる入力保護回路につ
いて説明したが、これに限定されることはなく、この発
明に従った入力保護回路は半導体集積回路装置の幅広い
分野に適用され得る。

［発明の効果］ 以上のように、この発明によれば入力端子から注入され
る電子または正孔が、入力端子に接続された、半導体基
板と異なる第２の導電型式を有する第１半導体領域の下
方に延びるように形成された第３半導体領域に吸収され
得る。そのため、半導体基板に注入される電子または正
孔が引き起こす半導体装置自体の誤動作を防止すること
が可能となる。したがって、信頼性の高い半導体装置を
提供することができる。

【図面の簡単な説明】

第１図は入力保護回路が組込まれた半導体装置の一例と
してダイナミック型半導体記憶装置の全体構成を示すブ
ロック図である。第２図は第１図に示された半導体装置
としての１つのチップ内において入力保護回路の配置を
示す概略平面図である。第３Ａ図、第３Ｂ図、第３Ｃ図
は本発明に従った入力保護回路の一実施例を示す平面図
、回路図、断面図である。第４Ａ図、第４Ｂ図、第４Ｃ
図は従来の入力保護回路を示す平面図、回路図、断面図
である。 図において、１は入力保護回路、２は入力信号端子、４
はＰ型半導体基板、１１，１２．１３は第１層アルミニ
ウム配線、１５ａ、１５ｂ、１５Ｃ１１７はＮ＋型拡散
領域、１６はＮ型ウェル層、２１はポンディングパッド
端子である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 当該装置を破壊させることなく、動作させるための入力
   保護手段を有する半導体装置であって、主表面を有し、
   第１の導電型式の予め定める不純物濃度を有する半導体
   基板と、当該半導体装置に外部から入力信号を供給する
   ための入力端子に接続された入力保護手段とを備え、 前記入力保護手段は、 前記半導体基板の主表面に形成され、前記入力端子に接
   続された第２の導電型式を有する第１半導体領域と、 前記第１半導体領域と間隔を隔てて前記半導体基板の主
   表面に形成され、低電位を有する第１の電圧源に接続さ
   れた第２の導電型式を有する第２半導体領域と、 前記第２半導体領域と間隔を隔てて前記半導体基板の主
   表面に形成され、高電位を有する第２の電圧源に接続さ
   れた第２の導電型式を有する第３半導体領域とを備え、
   さらに、 前記第３半導体領域は、前記半導体基板が有する第１の
   導電型式の領域を介して、少なくとも前記第１半導体領
   域の下方に延在する部分を含む、入力保護手段を有する
   半導体装置。