JPS6132464A - Ｃｍｏｓ型集積回路装置 - Google Patents

Ｃｍｏｓ型集積回路装置

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Publication number
JPS6132464A
JPS6132464A JP15364984A JP15364984A JPS6132464A JP S6132464 A JPS6132464 A JP S6132464A JP 15364984 A JP15364984 A JP 15364984A JP 15364984 A JP15364984 A JP 15364984A JP S6132464 A JPS6132464 A JP S6132464A
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JP
Japan
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diffusion layer
integrated circuit
circuit device
well
substrate
Prior art date
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Pending
Application number
JP15364984A
Other languages
English (en)
Inventor
Hiroshi Ishioka
石岡　浩
Toru Tsujiide
辻出　徹
Makoto Miyazawa
誠 宮澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC Corp
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
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Priority to EP85109313A priority patent/EP0169559B1/en
Priority to DE8585109313T priority patent/DE3582457D1/de
Priority to US06/758,353 priority patent/US4733285A/en
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は入力および出力のノイズに強いＣＭＯＳ型集積
回路装置に関する。
（従来技術） ０ＭＯ８ＬＳＩ回路の入力段および出力段に外来雑音電
流が印加された場合、これがトリガとなって２．チア、
プ現象が発生することはよく知られている。とくに入力
端子に連らなる拡散層と基板間のＰＮ接合が順方向にバ
イアスされるような雑音が印加された場合、″）ツチア
ッグを引き起こす寄生サイリスタがターンオンし易くな
る。
一方、最近０ＭＯ８構造のダイナミックＲ，ＡＭが市販
されるようになってきているが、この場合ＲＡＭにおい
ても上記にのべたラッチアップをおこさないまでも雑音
によって生じる順方向電流によシ基板に注入された電荷
がメモリセル情報全破壊することが起こる。
（発明の目的） 従って本発明の目的は雑音によって基板へ注入された電
荷を吸収し、う、チア、プやメモリセルのデータ破壊を
防止できるＣＭＯ８型集積画集積回路装置することにあ
る。
（発明の構成） 本発明は基板と逆導電型を有しかつ人、出力端子に連な
る拡散層の近傍に該拡散層と同一導電型でかつ深い接合
を肩゛するウェルを配置することを１＃徴とするＣＭＯ
８型集積画集積回路装置。
（実施例の説明） 以下、図面を参照して本発明の一実施例について説明す
る。
第１回置は本発明の第１の実施例の平面図である。同図
は入力端子用パッド（例えばアルミニウム）１０１に連
らなるポリ８ｉ抵抗１０２およびＮ＋拡散層１０３を含
む入力保護回路の例である。本実施例ではこの１拡散層
の近イ、）に位置し、かつこれを取り囲むようにＮ型ウ
ェル拡散領域１０４が配置されている。このＮ型ｐエル
領域１０４はＣＭＯＳトランジスタ回路を形成する時に
作られるウェルと同一工程で形成できるＯＮ型ウェル１
０４はこの中に設けられた炉拡散層１０５を有し、該Ｎ
＋拡散層１０５は複数の小孔１０７でオーミック接触し
ているＡＡ配線１０６とコンタクトしており、このＡ７
配線１０６は電源Ｖｃｃから電位が与えられている。第
１図の）はａ−ａ’部分の断面構造図である。
かかる構造において、今入力パッド１０１にＮ＋拡散階
１０３とＰ型基板１０８の接合を順方向にバイアスする
ような負電圧が印加されると、基板中に電子（ｅ）が注
入される。しかし注入された電子の大部分は電源に接続
された深い接合をもつＮウェル１０４の中に吸収される
。すなわち、Ｎウェル１０４がコレクタ、Ｎ＋拡散層が
エミ、りとなるバイポーラトランジスタラ構成している
。このようにＰチャネルトランジスタを形成する内部の
Ｎウェルとの間に吸収用のＮウェルを設けることによシ
、該内部のＮウェルに到達する少数キャリアの量を２桁
以下に減らすことができる。従って上記注入電子により
トリガーがかけられるサイリスタ効果は弱められラッチ
アップは起シにくくなる。
また電荷と容量に貯めることによシデータを保持するよ
うなダイナミックＲＡＭのメモリセルにおいても、入力
用Ｎ＋拡散層から注入された電子を到達させないいわば
防御壁の役割を上記Ｎ）エルは荷なう。
第２図は本発明の第２の実施例を示している。
本実施例では第１の実施例のＰ型基板の代シにＰ＋基板
２０１の上にＰ型エピタキシャル層２０２を有する基板
を用いている０この構造にすることにより第１の実施例
において説明した注入電子のうちＮ−ウェル中に吸収さ
れずにＮウェルの下を通ってくる電子はＰ＋基板中で再
結合されてしまう。第１図のようにＮ＋拡散層はＮウェ
ル１０４で完全に囲まれているので、ａ人電子は内部の
回路まで殆んど到達することがなく従ってラッチアップ
やセル破壊は起らない。
以上はすべて入力に対して説明したが、出力端子に連ら
なる拡散層に対しても同様の偽成造ケ用いることができ
る。さらにＮ基板に設けられたＰ＋拡散層に対してもＰ
ウェルを防御壁として用いることも出来る。
【図面の簡単な説明】
第１図（ａ）　、　（ｂ）は本発明の第１の実施例を示
す平面図および断面図で、第２図は他の実施例の断面図
である。 １０１は入力端子、１０２はポリＳｉ１１０３は虻拡散
１．１０４はＮウェル％　１０５はＮウェルオーミック
接続をとる為のＮ＋拡散層、１０６はＮウェルをＶｃｃ
’を源に接続する為のＡＩ配線、２０１はＰ＋基板、２
０２はＰ型エピタキ７ヤル漸である。 代理人　弁理士　　内　原　　　ｘＬ″Ｓ□、

Claims (2)

    【特許請求の範囲】
  1. （１）電極パッドに連らなる拡散層を取り囲むように、
    該拡散層の近傍に配置された基板とは逆導電型のウェル
    領域を有することを特徴とするＣＭＯＳ型集積回路装置
    。
  2. （２）基板とは逆導電型の前記ウェル領域はその中に電
    源単位が与えられ、該ウェル領域と同一導電型の高濃度
    の拡散層を有することを特徴とする特許請求の範囲（１
    ）項記載のＣＭＯＳ型集積回路装置。
JP15364984A 1984-07-24 1984-07-24 Ｃｍｏｓ型集積回路装置 Pending JPS6132464A (ja)

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DE8585109313T DE3582457D1 (de) 1984-07-24 1985-07-24 Halbleitervorrichtung mit eingangs-/ausgangsschutzschaltung.
US06/758,353 US4733285A (en) 1984-07-24 1985-07-24 Semiconductor device with input and/or output protective circuit

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EP0169559A3 (en) 1987-05-20
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EP0169559B1 (en) 1991-04-10

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