JPH01293666A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH01293666A JPH01293666A JP12550988A JP12550988A JPH01293666A JP H01293666 A JPH01293666 A JP H01293666A JP 12550988 A JP12550988 A JP 12550988A JP 12550988 A JP12550988 A JP 12550988A JP H01293666 A JPH01293666 A JP H01293666A
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- gate
- growth layer
- mosfet
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータの論理素子あるいは記憶素子と
して用いられる絶縁ゲート電界効果トランジスタ（以下
、ＭＯＳＦＥＴと略記する）に関する。
して用いられる絶縁ゲート電界効果トランジスタ（以下
、ＭＯＳＦＥＴと略記する）に関する。
本発明は、エピタキシャル成長層の側壁部分をチャネル
領域とすることにより、縦方向に電流経路を有し、エピ
タキシャル成長層の膜厚でチャネル長が制御されたダブ
ルゲート構造を有する高速動作ＭＯ８ＦＥＴに関する。
領域とすることにより、縦方向に電流経路を有し、エピ
タキシャル成長層の膜厚でチャネル長が制御されたダブ
ルゲート構造を有する高速動作ＭＯ８ＦＥＴに関する。
ＭＯＳデバイスの微細化を進める場合には、デバイスは
３次元的に微細化されねばならない。しかしながら、従
来はイオン注入法によりゲートと自己整合的にソース及
びドレインを形成しているために、第４図に示すように
イオン注入時の拡散により実際にはソース及びドレイン
の端部がゲートの下部にも及んでいた。
３次元的に微細化されねばならない。しかしながら、従
来はイオン注入法によりゲートと自己整合的にソース及
びドレインを形成しているために、第４図に示すように
イオン注入時の拡散により実際にはソース及びドレイン
の端部がゲートの下部にも及んでいた。
デバイスの微細化をすすめる場合、例えば第４図に示す
ような構造を有するＭＯＳＦＥＴのゲート長を短クシて
いくと、イオン注入後の不純物がゲート７の真下に拡散
する現象が不可避である。
ような構造を有するＭＯＳＦＥＴのゲート長を短クシて
いくと、イオン注入後の不純物がゲート７の真下に拡散
する現象が不可避である。
トランジスタが正常動作するためには、上記の拡散現象
を最小限に押えることが重要となる。そのためには、製
造プロセスの低温化、イオン注入エネルギーを下げる、
等の対策が必要となっていた。
を最小限に押えることが重要となる。そのためには、製
造プロセスの低温化、イオン注入エネルギーを下げる、
等の対策が必要となっていた。
（課題を解決するための手段〕
そこで本発明では、基板温度８５０℃以下の低温で、か
つ単原子層オーダーで膜厚が制御できる分子線エピタキ
シャル成長法（Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉｔ
ａｘｙ ： Ｍ Ｂ Ｅ ）−あるいは分子層エピタキ
シャル成長法（Ｈｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｌ
）ｉｔａＸＶ ： Ｍ Ｌ Ｅ ）を用いて所望のチャ
ネル長に相当する膜厚を有するエピタキシャル成長層を
形成し、その側壁部分をチャネル領域とすることにより
、１ミクロン〜０．１ミクロンのチャネル長を実現し、
更にダブルゲート構造の採用により素子の微細化に有利
でかつ、従来に比べて大幅に電流駆動能力を向上させた
ことを特徴とする新規なＭＯＳＦＥＴの構造を提供する
。
つ単原子層オーダーで膜厚が制御できる分子線エピタキ
シャル成長法（Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉｔ
ａｘｙ ： Ｍ Ｂ Ｅ ）−あるいは分子層エピタキ
シャル成長法（Ｈｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｌ
）ｉｔａＸＶ ： Ｍ Ｌ Ｅ ）を用いて所望のチャ
ネル長に相当する膜厚を有するエピタキシャル成長層を
形成し、その側壁部分をチャネル領域とすることにより
、１ミクロン〜０．１ミクロンのチャネル長を実現し、
更にダブルゲート構造の採用により素子の微細化に有利
でかつ、従来に比べて大幅に電流駆動能力を向上させた
ことを特徴とする新規なＭＯＳＦＥＴの構造を提供する
。
エピタキシャル成長時の基板温度を８５０℃以下とし、
またゲート酸化膜にＣＶＤ８！２化膜を採用することに
より、実効チャネル長が最小的０．１ミクロンのＭＯＳ
ＦＥＴが実現される。
またゲート酸化膜にＣＶＤ８！２化膜を採用することに
より、実効チャネル長が最小的０．１ミクロンのＭＯＳ
ＦＥＴが実現される。
以下に図面を用いて本発明の実施例を詳しく説明する。
第１図は、本発明の実施例であるＭＯＳＦＥＴの構造断
面図である。第１図はＰチャネル型のダブルゲート構造
のＭＯＳＦＥＴであり、Ｐ型のシリコン基板１にイオン
注入でドレイン２の領域を形成したあとで、分子層エピ
タキシャル成長法を用いて選択エピタキシャル成長を行
ないＰ型のエピタキシャル成長層４とＮ＋型のエピタキ
シャル成長１Ｉ１５を連続的に形成し、それらの側壁部
分にゲート酸化１１１Ｓ６及びゲート７を設けている点
が大きな特徴である。なお第１図のＣＶＤＩＷ化ｌｌ１
３はゲート７とドレイン２との絶縁を保つためのもので
あり、反応性イオンエツチングを用いてドレイン２の領
域上に形成された凹状部分にスパッタリングによりシリ
コン酸化膜を埋め込ｌυでいる。またゲート７及びソー
ス電極８は、異方性蒸着法を用いてＭを蒸着することに
より設けられている。更にゲート酸化膜６はジク【１ル
シラン（３１８２α２）と亜酸化窒素（８２０）を用い
た減圧ＣＶＤ法により形成されている。第２図には、第
１図に示すＡ−Ａ’線に沿った断面におけるエピタキシ
ャル成長層内での不純物プロファイルを示しておく。第
２図の実線はＰ型不純物であるボロン（Ｂ）、同じく点
線はＮ型不純物であるヒ素（Ａｓ）をそれぞれ示してお
り、第２図のドレイン領域におけるＡｓはイオン注入を
用いて導入されたものであり、またチャネル領域のＢは
、分子層エピタキシャル成長法を用いるに際して原料ガ
スのジクロルシランｌＨ２α２）にジボラン（８２８ｅ
）を添加してドーピング成長を行なったこと、更にソ
ース領域におけるＡｓは、同じくエピタキシャル成長に
際してジクロルシラン（ＳＩＨ２α２）にアルシン（＾
５Ｈｓ）を添加してドーピング成長を行なったこと、に
よる。なお第２図のプロファイルは、エピタキシャル成
長時の基板温度が８００℃の場合のものである。
面図である。第１図はＰチャネル型のダブルゲート構造
のＭＯＳＦＥＴであり、Ｐ型のシリコン基板１にイオン
注入でドレイン２の領域を形成したあとで、分子層エピ
タキシャル成長法を用いて選択エピタキシャル成長を行
ないＰ型のエピタキシャル成長層４とＮ＋型のエピタキ
シャル成長１Ｉ１５を連続的に形成し、それらの側壁部
分にゲート酸化１１１Ｓ６及びゲート７を設けている点
が大きな特徴である。なお第１図のＣＶＤＩＷ化ｌｌ１
３はゲート７とドレイン２との絶縁を保つためのもので
あり、反応性イオンエツチングを用いてドレイン２の領
域上に形成された凹状部分にスパッタリングによりシリ
コン酸化膜を埋め込ｌυでいる。またゲート７及びソー
ス電極８は、異方性蒸着法を用いてＭを蒸着することに
より設けられている。更にゲート酸化膜６はジク【１ル
シラン（３１８２α２）と亜酸化窒素（８２０）を用い
た減圧ＣＶＤ法により形成されている。第２図には、第
１図に示すＡ−Ａ’線に沿った断面におけるエピタキシ
ャル成長層内での不純物プロファイルを示しておく。第
２図の実線はＰ型不純物であるボロン（Ｂ）、同じく点
線はＮ型不純物であるヒ素（Ａｓ）をそれぞれ示してお
り、第２図のドレイン領域におけるＡｓはイオン注入を
用いて導入されたものであり、またチャネル領域のＢは
、分子層エピタキシャル成長法を用いるに際して原料ガ
スのジクロルシランｌＨ２α２）にジボラン（８２８ｅ
）を添加してドーピング成長を行なったこと、更にソ
ース領域におけるＡｓは、同じくエピタキシャル成長に
際してジクロルシラン（ＳＩＨ２α２）にアルシン（＾
５Ｈｓ）を添加してドーピング成長を行なったこと、に
よる。なお第２図のプロファイルは、エピタキシャル成
長時の基板温度が８００℃の場合のものである。
以上のようにして製作された第１図に示す本発明による
ＭＯＳＦＥＴと第４図に示す従来のＭＯ８Ｆ Ｅ Ｔの
性能を同じチャネル長１．０ミクロンにおいて比較した
のが第３図である。第３図において横軸はしきい電圧を
ボルト（Ｖ）の単位で、縦軸は相互コンダクタンスを任
意目盛でとっている。
ＭＯＳＦＥＴと第４図に示す従来のＭＯ８Ｆ Ｅ Ｔの
性能を同じチャネル長１．０ミクロンにおいて比較した
のが第３図である。第３図において横軸はしきい電圧を
ボルト（Ｖ）の単位で、縦軸は相互コンダクタンスを任
意目盛でとっている。
第３図の直線ａは本発明の実施例であるダブルゲート型
Ｍ ＯＳ Ｆ Ｅ Ｔを、同じく直線すは従来のＭＯＳ
ＦＥＴをそれぞれ示している。
Ｍ ＯＳ Ｆ Ｅ Ｔを、同じく直線すは従来のＭＯＳ
ＦＥＴをそれぞれ示している。
（発明の効果〕
第１図及び第２図に示すように、本発明によるＭＯＳＦ
ＥＴは、エピタキシャル成長法の膜厚制御精度が単原子
層オーダーであり、かつ成長温度が８５０℃以下である
場合、約０．１ミクロンのチャネル長をも実現でき、更
にダブルゲート構造となっているために、第３図に示す
ように従来のＭＯＳ Ｆ Ｅ Ｔよりも電流駆動能力が
優れているという大きな特徴を有する。
ＥＴは、エピタキシャル成長法の膜厚制御精度が単原子
層オーダーであり、かつ成長温度が８５０℃以下である
場合、約０．１ミクロンのチャネル長をも実現でき、更
にダブルゲート構造となっているために、第３図に示す
ように従来のＭＯＳ Ｆ Ｅ Ｔよりも電流駆動能力が
優れているという大きな特徴を有する。
第１図は、本発明の実施例であるＭＯＳＦＥＴの構造断
面図である。 第２図は、第１図に示すＭＯＳＦＥＴのチャネル及びソ
ースを設けているエピタキシャル成長層と基板のドレイ
ン領域における不純物プロファイルである。 第３図は、本発明によるＭＯＳＦＥＴと従来のＭＯＳＦ
ＥＴの、それぞれ相互コンダクタンスのしきい電圧依存
特性図である。 第４図は、従来のＭＯＳＦＥＴの構造断面図である。 １・・・基板、 ２・・・ドレイン、３・・・
スパッタ酸化膜、 ４・・・Ｐ型エピタキシャル成長層、 ５・・・ソース（Ｎ型エピタキシャル成長層）、６・・
・ゲート酸化膜、 ７・・・ゲート電極、 ８・・・ソース電極。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ５ シース（Ｎ’″型エヒ゛タキンマル成長層）４Ｐ型
工じタキ〉ル床長Ｉ ＶｌＯ５ＦＥＴのａ′Ｊ！Ｌ肘面図 第 １同第図 ｆ′−あ゛＋ｔｂ／Ｆ純物プローみイル第 ２ 図
面図である。 第２図は、第１図に示すＭＯＳＦＥＴのチャネル及びソ
ースを設けているエピタキシャル成長層と基板のドレイ
ン領域における不純物プロファイルである。 第３図は、本発明によるＭＯＳＦＥＴと従来のＭＯＳＦ
ＥＴの、それぞれ相互コンダクタンスのしきい電圧依存
特性図である。 第４図は、従来のＭＯＳＦＥＴの構造断面図である。 １・・・基板、 ２・・・ドレイン、３・・・
スパッタ酸化膜、 ４・・・Ｐ型エピタキシャル成長層、 ５・・・ソース（Ｎ型エピタキシャル成長層）、６・・
・ゲート酸化膜、 ７・・・ゲート電極、 ８・・・ソース電極。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ５ シース（Ｎ’″型エヒ゛タキンマル成長層）４Ｐ型
工じタキ〉ル床長Ｉ ＶｌＯ５ＦＥＴのａ′Ｊ！Ｌ肘面図 第 １同第図 ｆ′−あ゛＋ｔｂ／Ｆ純物プローみイル第 ２ 図
Claims (1)
- エピタキシャル成長層の側壁部分をチャネル領域とす
ることにより、エピタキシャル成長層の膜厚でチャネル
長が制御され、かつダブルゲート構造を有する絶縁ゲー
ト電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12550988A JPH01293666A (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12550988A JPH01293666A (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293666A true JPH01293666A (ja) | 1989-11-27 |
Family
ID=14911891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12550988A Pending JPH01293666A (ja) | 1988-05-23 | 1988-05-23 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293666A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218679A (ja) * | 1990-01-24 | 1991-09-26 | Toshiba Corp | 半導体装置 |
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5302843A (en) * | 1990-07-26 | 1994-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Improved vertical channel transistor |
| US5504359A (en) * | 1990-10-31 | 1996-04-02 | Texas Instruments Incorporated | Vertical FET device with low gate to source overlap capacitance |
| US5656842A (en) * | 1995-06-20 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Vertical mosfet including a back gate electrode |
-
1988
- 1988-05-23 JP JP12550988A patent/JPH01293666A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5312767A (en) * | 1989-12-15 | 1994-05-17 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor and manufacturing method thereof |
| JPH03218679A (ja) * | 1990-01-24 | 1991-09-26 | Toshiba Corp | 半導体装置 |
| US5302843A (en) * | 1990-07-26 | 1994-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Improved vertical channel transistor |
| US5403763A (en) * | 1990-07-26 | 1995-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a vertical channel FET |
| US5504359A (en) * | 1990-10-31 | 1996-04-02 | Texas Instruments Incorporated | Vertical FET device with low gate to source overlap capacitance |
| US5656842A (en) * | 1995-06-20 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Vertical mosfet including a back gate electrode |
| US5872037A (en) * | 1995-06-20 | 1999-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a vertical mosfet including a back gate electrode |
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