JP2515524B2 - 絶縁ゲ―ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ―ト電界効果トランジスタの製造方法Info
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- JP2515524B2 JP2515524B2 JP61289163A JP28916386A JP2515524B2 JP 2515524 B2 JP2515524 B2 JP 2515524B2 JP 61289163 A JP61289163 A JP 61289163A JP 28916386 A JP28916386 A JP 28916386A JP 2515524 B2 JP2515524 B2 JP 2515524B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不純物制御されたエピタキシャル成長層を
用いてLDD構造を形成することによって、高速かつ低消
費電力で動作する絶縁ゲート電界効果トランジスタ（以
下MOS FETと略す）の製造方法に関する。
用いてLDD構造を形成することによって、高速かつ低消
費電力で動作する絶縁ゲート電界効果トランジスタ（以
下MOS FETと略す）の製造方法に関する。
微細MOSトランジスタにおいて短チャネル効果を防ぐ
ために、イオン注入により形成されたn-層の上に高濃度
n+領域をエピタキシャル成長により形成することによっ
てソース・ドレイン領域を設ける。これによりドレイン
領域の不純物濃度を下げ拡散層の深さを浅くできる。
ために、イオン注入により形成されたn-層の上に高濃度
n+領域をエピタキシャル成長により形成することによっ
てソース・ドレイン領域を設ける。これによりドレイン
領域の不純物濃度を下げ拡散層の深さを浅くできる。
MOS FETの微細化を進めるうえで、短チャネル効果は
大きな障害となっている。これを防止するための対策と
して、従来LDD構造が採用されている。従来のLDD構造は
第２図（ａ）〜（ｃ）に示すように、低濃度イオン注入
と高濃度イオン注入を行なうことにより、低濃度n-領域
と高濃度n+領域との間にオフセット領域を形成してい
た。
大きな障害となっている。これを防止するための対策と
して、従来LDD構造が採用されている。従来のLDD構造は
第２図（ａ）〜（ｃ）に示すように、低濃度イオン注入
と高濃度イオン注入を行なうことにより、低濃度n-領域
と高濃度n+領域との間にオフセット領域を形成してい
た。
しかしながら上記従来の方法は、イオン注入を用いて
n+層を形成するために、第２図（ｃ）のようにn+層はn-
層に比べて高濃度イオン注入に伴う拡散のために、拡散
層の深さを浅くできない。そのため実効的な縦方向拡散
深さが浅くできず、短チャネル効果防止のうえで十分で
ない。
n+層を形成するために、第２図（ｃ）のようにn+層はn-
層に比べて高濃度イオン注入に伴う拡散のために、拡散
層の深さを浅くできない。そのため実効的な縦方向拡散
深さが浅くできず、短チャネル効果防止のうえで十分で
ない。
上記に述べたように従来のLDD構造の絶縁ゲート電界
効果トランジスタでは、低濃度n-層及び高濃度n+層はイ
オン注入により形成されていたため、拡散層の接合とそ
の深さ制御には限界が伴う。これに対して本発明では、
拡散層の深さを浅く形成し、微細化を実現するために、
n-層の上に、高濃度n+層をエピタキシャル成長法により
形成した。すなわち、第１図（ａ）に示すように低濃度
n-領域をイオン注入により形成し、第１図（ｂ）に示す
ようにCVDで酸化膜を堆積しゲート側壁部のみを残すよ
うに酸化膜をエッチングする。
効果トランジスタでは、低濃度n-層及び高濃度n+層はイ
オン注入により形成されていたため、拡散層の接合とそ
の深さ制御には限界が伴う。これに対して本発明では、
拡散層の深さを浅く形成し、微細化を実現するために、
n-層の上に、高濃度n+層をエピタキシャル成長法により
形成した。すなわち、第１図（ａ）に示すように低濃度
n-領域をイオン注入により形成し、第１図（ｂ）に示す
ようにCVDで酸化膜を堆積しゲート側壁部のみを残すよ
うに酸化膜をエッチングする。
次に第１図（ｃ）に示す高濃度n+層をn-層の上に成長
させてLDD構造とする。このときゲート上にはn+ポリシ
リコンが堆積している。MLEを用いてエピタキシャル成
長を行なえば、n+層の部分の膜厚は単原子層オーダーの
精度で制御できる。また単原子層オーダーの精度で任意
の不純物分布を形成することもできる。
させてLDD構造とする。このときゲート上にはn+ポリシ
リコンが堆積している。MLEを用いてエピタキシャル成
長を行なえば、n+層の部分の膜厚は単原子層オーダーの
精度で制御できる。また単原子層オーダーの精度で任意
の不純物分布を形成することもできる。
以下、実施例に基づいて本発明を説明する。第１図
（ａ），（ｂ）においてＰ型シリコン基板１の表面上に
ゲート酸化膜2,ゲート3,フィールド酸化膜４を設けた
後、イオン注入によりソース領域５及びドレイン領域６
にn-層を形成する。次に、基板の表面にCVDで酸化膜層
７を堆積させた後、ゲート３の側壁を残して酸化膜をエ
ッチングする。更に第１図（ｃ）に示すように、MLEを
用いてn-層の上にn+エピタキシャル成長層８を、ゲート
３の上にn+ポリシリコン層９を設ける。以上のような方
法でLDD構造を作れば、ドレイン領域の不純物濃度は従
来のLDD構造に比べ、十分低くできる。
（ａ），（ｂ）においてＰ型シリコン基板１の表面上に
ゲート酸化膜2,ゲート3,フィールド酸化膜４を設けた
後、イオン注入によりソース領域５及びドレイン領域６
にn-層を形成する。次に、基板の表面にCVDで酸化膜層
７を堆積させた後、ゲート３の側壁を残して酸化膜をエ
ッチングする。更に第１図（ｃ）に示すように、MLEを
用いてn-層の上にn+エピタキシャル成長層８を、ゲート
３の上にn+ポリシリコン層９を設ける。以上のような方
法でLDD構造を作れば、ドレイン領域の不純物濃度は従
来のLDD構造に比べ、十分低くできる。
第３図（ａ）及び（ｂ）は、本発明によるドレイン構
造における不純物濃度分布を示しており、第３図（ａ）
はエピタキシャル成長層の不純物濃度を一定にした場
合、第３図（ｂ）は同じく不純物濃度をステップ状に変
化させた場合を、それぞれ表わしている。このように、
本発明によれば、ドレインを浅くし、かつ任意の不純物
濃度分布を設けることができる。
造における不純物濃度分布を示しており、第３図（ａ）
はエピタキシャル成長層の不純物濃度を一定にした場
合、第３図（ｂ）は同じく不純物濃度をステップ状に変
化させた場合を、それぞれ表わしている。このように、
本発明によれば、ドレインを浅くし、かつ任意の不純物
濃度分布を設けることができる。
従って本発明によって得られるLDD構造を有するMOS F
ETでは、ドレイン不純物濃度が従来に比べて低くなり空
乏層がドレイン側に伸びる。そのため基板側で受け持つ
電圧が小さくなって電界が弱められ、短チャネル効果を
防ぐうえで有効な構造となっている。
ETでは、ドレイン不純物濃度が従来に比べて低くなり空
乏層がドレイン側に伸びる。そのため基板側で受け持つ
電圧が小さくなって電界が弱められ、短チャネル効果を
防ぐうえで有効な構造となっている。
以上述べた様に本発明によれば、高濃度n+層はイオン
注入ではなくエピタキシャル成長により作られる。MLE
やMBEを用いた場合、エピタキシャル成長における基板
温度は850℃以下であるためオートドーピングも十分に
小さい。なお実施例において第一導電型をＰ型について
説明したが、Ｎ型についても同様であることは言うまで
もない。本発明を用いると、従来のイオン注入を用いる
方法では形成できないようなLDD構造が実現でき、従来
のLDD構造に比べてドレイン不純物濃度をより低く、拡
散層の深さをより浅くすることができる。従って、本発
明により形成された絶縁ゲート電界効果トランジスタ
は、MOS FETの微細化に伴う短チャネル効果防止のうえ
で著しい効果がある。
注入ではなくエピタキシャル成長により作られる。MLE
やMBEを用いた場合、エピタキシャル成長における基板
温度は850℃以下であるためオートドーピングも十分に
小さい。なお実施例において第一導電型をＰ型について
説明したが、Ｎ型についても同様であることは言うまで
もない。本発明を用いると、従来のイオン注入を用いる
方法では形成できないようなLDD構造が実現でき、従来
のLDD構造に比べてドレイン不純物濃度をより低く、拡
散層の深さをより浅くすることができる。従って、本発
明により形成された絶縁ゲート電界効果トランジスタ
は、MOS FETの微細化に伴う短チャネル効果防止のうえ
で著しい効果がある。
第１図（ａ）〜（ｃ）は、本発明を実施するに際して製
作したMOS FETの製造工程順断面図である。第２図
（ａ）〜（ｃ）は、従来の方法を用いたLDD構造を有す
るMOS FETの製造工程順断面図である。第３図（ａ）
は、本発明の高濃度エピタキシャル成長によるドレイン
構造において、エピタキシャル成長層の不純物濃度を一
定にした場合のドレイン領域における深さ方向不純物濃
度分布図であり、第３図（ｂ）は、同じくエピタキシャ
ル成長層の不純物濃度をステップ状に変化させた場合の
ドレイン領域における深さ方向不純物濃度分布図であ
る。 １……Ｐ型シリコン基板 ２……ゲート酸化膜 ３……ゲート ４……フィールド酸化膜 ５……ソース領域 ６……ドレイン領域 ７……CVD酸化膜 ８……n+エピタキシャル層 ９……n+ポリシリコン
作したMOS FETの製造工程順断面図である。第２図
（ａ）〜（ｃ）は、従来の方法を用いたLDD構造を有す
るMOS FETの製造工程順断面図である。第３図（ａ）
は、本発明の高濃度エピタキシャル成長によるドレイン
構造において、エピタキシャル成長層の不純物濃度を一
定にした場合のドレイン領域における深さ方向不純物濃
度分布図であり、第３図（ｂ）は、同じくエピタキシャ
ル成長層の不純物濃度をステップ状に変化させた場合の
ドレイン領域における深さ方向不純物濃度分布図であ
る。 １……Ｐ型シリコン基板 ２……ゲート酸化膜 ３……ゲート ４……フィールド酸化膜 ５……ソース領域 ６……ドレイン領域 ７……CVD酸化膜 ８……n+エピタキシャル層 ９……n+ポリシリコン
Claims (3)
- 【請求項１】第一導電型のシリコン基板表面上にゲート
絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして第二導電型の不純物を前
記シリコン基板表面にイオン注入して第二導電型の低濃
度ソース領域及び低濃度ドレイン領域を形成する工程
と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記低濃度ソース領域及び前記低濃度ドレイン領域の上
に850℃以下の温度で高濃度ソース領域及び高濃度ドレ
イン領域をエピタキシャル成長により形成する工程とか
らなることを特徴とする絶縁ゲート電界効果トランジス
タの製造方法。 - 【請求項２】前記エピタキシャル成長において、前記高
濃度ソース領域及び前記高濃度ドレイン領域の膜厚を単
原子層オーダーの精度で制御することを特徴とする第１
項記載の絶縁ゲート電界効果トランジスタの製造方法。 - 【請求項３】前記エピタキシャル成長において、前記高
濃度ソース領域及び前記高濃度ドレイン領域の不純物濃
度をステップ状に変化させることを特徴とする第１項記
載の絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289163A JP2515524B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲ―ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289163A JP2515524B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲ―ト電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142677A JPS63142677A (ja) | 1988-06-15 |
| JP2515524B2 true JP2515524B2 (ja) | 1996-07-10 |
Family
ID=17739574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289163A Expired - Lifetime JP2515524B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲ―ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515524B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01270272A (ja) * | 1988-04-20 | 1989-10-27 | Fujitsu Ltd | Ｍｉｓ形半導体装置の製造方法 |
| US5198378A (en) * | 1988-10-31 | 1993-03-30 | Texas Instruments Incorporated | Process of fabricating elevated source/drain transistor |
| US4998150A (en) * | 1988-12-22 | 1991-03-05 | Texas Instruments Incorporated | Raised source/drain transistor |
| EP0452495A1 (en) * | 1989-07-27 | 1991-10-23 | Seiko Instruments Inc. | Misfet and method of producing the same |
| JP2001168323A (ja) | 1999-12-06 | 2001-06-22 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-04 JP JP61289163A patent/JP2515524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142677A (ja) | 1988-06-15 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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