JPH01293787A - 遅延誤差補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、入力された複数の信号を処理する装置にお
いて、入力信号間の遅延誤差および当該処理装置内にお
いて発生する各信号間の遅延誤差を取り除く遅延誤差補
正装置に関する。

［従来の技＃ｉ］ 以下、テレビジョン信号（以下、ｒＴＶＴＶ信号いう）
の処理装置を例に説明する。

ＮＴＳＣ、ＰＡＬ等の従来のＴＶ信号に代って、より精
細度が高く、臨場感のあるＴＶ画面を提供できるＴＶ＠
号の実用化が検討されている。

その中の一つであるハイビジョン信号は、走査線が１１
２５木１画面の縦横比が９：１６、輝度信号の帯域幅が
２０ＭＨｚであり、ＮＴＳＣ信号の５倍の情報量を伝送
することが可能である。

ハイビジョン信号の伝送には、１チヤンネル伝送が可能
であり、しかも輝度信号と色差信号との間のクロストー
クが発生しない時分割多重信号（以下、ｒＴＣＩ信号」
という）が用いられる。

第４図は従来のＴＶ信号用のＴＣＩエンコーダの構成を
示すブロック回路図であり、第５図はその動作を説明す
るための各部の信号波形図である。

第４図において、（ｌａ）、（Ｉｂ）、（ｌｃ）は、そ
れぞれ入力Ｒ，Ｇ、Ｂ信号の帯域幅を制限する低域通過
フィルタ（以下、ｒＬＰＦ」という）　、　（２ａ）、
（２ｂ）。

（２ｃ）は各信号の直流分を再生するクランプ回路、（
３ａ）、（３ｂ）、（３ｃ）は、アナログＲ，Ｇ、Ｂ信
号をディジタルＲ，Ｇ、Ｂ信号に変換するＡ／Ｄ変換器
、（１０）は、入力されたＲ、Ｇ、Ｂ信号を、輝度信号
（以下、「Ｙ信号」という）と２つの色差信号（以下、
ｒＰＢ、ＰＲ信号」という）とに分離して出力するマト
リックス回路、（１１）は、Ｙ。

ＦＢ　、ＰＲをＴＣＩ信号に変換する時分割多重回路、
（５４）は、同期信号（以下、ｒＳＹＮＣ信号」という
）から水平同期信号Ｈ３および垂直同期信号■Ｓを分離
して出力すると共に、クランプパルスＰｃを出力する同
期分離回路、（５５）は水平同期信号Ｈ５に同期したク
ロック信号を発生するＰＬＬ回路であり、マトリックス
回路（１０）には、Ｐ［１，ＰＲ信号の帯域幅をＹ信号
の局に制限するディジタルＬＰＦが含まれている。

次に動作について説明する。入力されたアナログＲ，Ｇ
、Ｂ信号の形態を、第５図（ａ）　、　（ｂ）　、　（
Ｃ）に示す、ここで、ＩＨは１水平走査期間を表わして
いる。各信号のＩＨ期間は、映像信号期間と水平ブラン
キング期間とからなっている。

５ＹＮＣ信号の形態は、第５図（ｄ）に示すように、水
平ブランキング期間および図示していない垂直ブランキ
ング期間に負極性のパルスを有している。ＰＬＬ回路（
５５）は、同期分離回路（５４）で分離された水平同期
信号Ｈ５を受けてこれに同期したクロック信号を発生す
る。他方、Ｌ　Ｐ　Ｆ　（ｌａ）、（ｌｂ）　、　（ｌ
ｃ）によって帯域制限されたＲ、Ｇ、Ｂ信号は、クラン
プ回路（２ａ）、（２ｂ）、（２ｃ）にてそれぞれクラ
ンプされ、直流分が再生される。このとき使用するクラ
ンプパルスＰｃは、同期分離回路（５４）から出力され
る。Ａ／Ｄ変換器（３ａ）、　（３ｂ）　、　（３ｃ）
では、Ｒ，Ｇ、Ｂ信号がＰＬＬ回路（５５）の出力であ
るクロック信号によってサンプリングされ、ディジタル
Ｒ，Ｇ、Ｂ信号に変換される。マトリックス回路（１０
）は、ディジタルＲ，Ｇ、Ｂ信号をディジタルＹ、ＦＢ
、ＰＲ信号に変換し、次いで、このＦＢ、ＰＲ信号の帯
域幅を内蔵しているディジタルＬＰＦで局に制限して出
力する０時分割多重回路（５５）は、ＩＨを単位とする
動作を行い、ディジタルＹ、Ｐａ、ＰＲ信号をＩＨ小単
位時間軸圧縮して時分割多重し、更に同期信号を付加し
て、第５図（ｅ）に示すＴＣＩ信号を作成する。ここで
、ＦＢ、ＰＲ信号の時間軸圧縮率は、Ｙ信号の３倍にな
っている。ＴＣＩ信号は、この後図示していないＤ／Ａ
変換器で、Ｄ／Ａ変換され、アナログ信号の形態で伝送
される。

以上のように構成されたＴＣＩエンコーダをハイビジョ
ン信号に適用すると、以下に説明する問題が生じる。す
なわち、テレビジョン学会技術報告Ｖｏ１．１１　、　
Ｎｏ、９　、　ｐｐ、１３〜１８　、　＋９８７、「ハ
イビジョン同期信号規格について」において述べられて
いるように、ハイビジョン信号では各チャンネル間（例
えば、Ｒ，Ｇ、Ｂ信号）の遅延誤差の検知限は３．５ｎ
ｓである。

他方、同軸ケーブルでＲ，Ｇ、Ｂ信号を１００　ｍ伝送
すると、±１５ｎｓ程度の遅延時間偏差が生じ得る。第
４図に示したＴＣＩエンコーダでは、Ｒ，Ｇ、Ｂ信号を
伝送する同軸ケーブルおよびＬ　Ｐ　Ｆ　（ｌａ）、（
ｌｂ）、（ｌｃ）による遅延時間の誤差には無関係に処
理を行っているので、各信号の時間軸がずれたままＹ、
ＰＲ，ＰＲ信号、さらにはＴＣＩ信号に変換されること
が起こり得る。そして、−変時間軸がずれたままＩＣＴ
信号に変換されてしまうと、元の信号に復元することは
不可能である。

上記文献では、各信号の遅延時間差を検出するために、
各信号に３値開期信号を付加することを提案している。

第６図は、当該文献中に示されている同期分離回路のブ
ロック回路図であり、第７図はその動作を説明するため
の各部の信号波形図である。第６図において、（６１）
はＬＰＦ、（６２）はピーククランプ回路、（Ｅｉ３）
、（６Ｇ）はコンパレータ回路、（６４）はモノマルチ
回路、（８５）はペデスタルクランプ回路、（６７）は
ＡＮＤ回路である。

次に動作を説明する。入力信号は、第７図（ａ）に示す
ような３値開期信号が付加された映像信号である。ここ
で、３値開期信号は、ベデスタルレベルＬＰを中心とし
て正負両方向に変化する信号である。第６図のコンパレ
ータ回路（８３）において、入力信号が第７図（ａ）に
示す負のしきい値Ｌｎ以下になったことを検知すると１
次段のモノマルチ回路（６４）は第７図（ｂ）に示すよ
うに、その時点から所定時間ハイレベルのパルスを発生
する。他方、ペデスタルクランプされた入力信号は、コ
ンパレータ（６８）にてペデスタルレベルＬｐと比較さ
れ、コンパレータ（６Ｂ）の出力は第７図（ｃ）に示す
ような出力波形になり、ＡＮＤ回路（６７）にてモノマ
ルチ（６４）の出力と論理積演算が行われて、第７図（
ｄ）に示す出力が得られる。この出力の立上りが映像信
号の位相基準となる。すなわち、各入力信号に３値開期
信号を付加することにより、各入力信号の位相基準を検
出することができる。

なお、入力信号に付加されている同期信号は、３値波形
に限られるものではないが、２直波形あるいはブラック
バーストとの比較において、位相基準検出精度の点で優
っていることが上記文献で報告されている。

なお、上記文献のほか、複数の入力信号それぞれに同期
信号を付加して、各信号の位相基準を得る提案もなされ
ているが、基準位相を得た後に、どの、ような手段で遅
延誤差を補正するかについては開示されていない。

［発明が解決しようとする課題］ 従来の、複数の入力信号を入力とする処理装置において
は、各入力信号間の遅延誤差が補正されないため１例え
ばハイビジョン信号を処理すると各信号間の遅延誤差が
検知限以−ヒになって画質の劣化を起こす可能性が大き
いという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、複数の入力信号間の遅延誤差を自動的に精度
良く補正できる遅延誤差補正装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係る遅延誤差補正装置は、同じ種類の同期信
号を有する複数の入力信号をそれぞれ自己の同期信号に
位相が同期したサンプリングクロックを用いてディジタ
ル信号に変換する手段と、これらのディジタル信号を上
記サンプリングクロックのうちいずれかのクロックに位
相が同期した信号にそれぞれ変換する手段と、これらの
位相が同期した各ディジタル信号の同期信号間のクロッ
ク周期単位の位相差を検出する手段と、これらの検出さ
れた位相差がそれぞれ０になるように、各ディジタル信
号間の位相差をクロック周期単位で補正する手段とを備
えたものである。

［作用］ 入力信号をディジタル信号に変換する手段は、それぞれ
自己の同期信号に位相が同期したサンプリングクロック
でディジタルと信号に変換する。

基準とするクロックに位相が同期したディジタル信号に
変換する手段は、各ディジタル信号の各サンプリング点
の間の位相差を補正する。各ディジタル信号の同期信号
間の位相差検出手段は、基準とするディジタル信号の同
期信号と他のディジタル信号の同期信号との間のクロッ
ク周期単位の位相差を検出する。位相差を補正する手段
は、検出された位相差がそれぞれＯとなるように、当該
各ディジタル信号の位相を補正する。

［発明の実施例］ 以下、この発明の一実施例を図面にもとづいて説明する
。第１図はＴＣＩエンコーダの構成を示すブロック回路
図であり、−点鎖線で囲った部分がこの実施例の遅延誤
差補正装置である。同図において、（ｌａ）〜（３ｃ）
および（１０）、（１１）は第４図と同一であるので説
明を省略する。　（４ａ）、（４ｂ）、（４ｃ）は同期
分離回路、（５ａ）、（５ｂ）、（５ｃ）はＰＬＬ回路
で、各映像信号（Ｒ，Ｇ、Ｂ信号）に同期したクロック
を出力する。（８ｂ）　、　（８ｃ）はタイミング回路
で、書き込みと読み出しを非同期で行うことができるＦ
ＩＦＯ回路で構成されている。（７）はシフトレジスタ
で、所定のクロック周期単位で入力データを遅延する。

　（８ｂ）、（８ｃ）は誤差検出回路で、それぞれ、Ｒ
信号を基準としたときのＧ信号およびＢ信号のクロック
周期単位の遅延誤差（位相差）を検出する。　（！３ｂ
）、（９ｃ）はシフトレジスタで、それぞれ遅延誤差検
出回路（８ｂ）　、　（８ｃ）の出力に応じて遅延量が
変化する。

第２図は、誤差検出回路（８ｂ）の−構成例を示すブロ
ック回路図で誤差検出回路（８ｃ）も同様に構成されて
いる０図において、（３１ａ）　、（３１ｂ）は入力さ
れたディジタル信号の大小を判定するコンパレータ回路
、（３２）はコンパレータ回路（３１ａ）　、（３１ｂ
）の出力を受けて次段のカウンタ（３３）の制御信号を
発生するカウンタ制御回路、（３４）はカウンタ（３３
）の出力をラッチするラッチ回路ｔ’　（３５）はラッ
チ回路（３４）の出力をアドレス信号とするＲＯＭ回路
である。

この実施例においては、同期分離回路（４ａ）　。

ＰＬＬ回路（５ａ）およびＡ／Ｄ変換器（３ａ）でＲ信
号を自己の同期信号に同期したサンプリングクロックで
ディジタル信号に変換する手段を構成しており、Ｇ信号
系およびＢ信号系についてもそれぞれ同様である。

また、タイミング回路（６ｂ）および（６ｃ）は、ディ
ジタルＧ信号およびディジタルＢ信号の各標本点の位相
をそれぞれディジタルＲ信号の標本点の位相に同期させ
る手段を構成している。

また、誤差検出手段（８ｂ）および（８Ｃ）は、ディジ
タルＲ信号の同期信号とディジタルＧ信号およびＢ信号
の各同期信号との間のクロック周期単位の位相差（遅延
誤差）を検出する手段を構成している。

さらに、シフトレジスタ（８ｂ）および（８Ｃ）は、デ
ィジタルＲ信号とディジタル信号およびＢ信号との間の
位相差がＯとなるようにクロック周期単位で補正する手
段を構成している。

次に、この実施例の動作について説明する。

入力信号であるＲ、Ｇ、Ｂ信号は、それぞれ第７図（ａ
）に示した３値開期信号が付加されているものとする。

また同期分離回路（４ａ）、（４ｂ）、（４ｃ）は、第
６図に示した構成になっているものとする。したがって
、各Ａ／Ｄ変換器（３ａ）　、　（３ｂ）　、　（３ｃ
）におけるＲ、Ｇ、Ｂ信号の各同期信号と、各サンプリ
ングクロックの位相はそれぞれ同期している。この実施
例では、Ｒ信号を基準とし、Ｇ信号およびＢ信号を操作
して、３信号間の遅延誤差を０にするように構成したも
のである。

なお、Ｇ信号系とＢ信号系とは同一の信号処理が施され
るので、以下ではＧ信号系について説明する。

タイミング回路（６ｂ）は、前述の如（ＦＩＦＯ回路で
構成され、書き込み制御はＰＬＬ回路（５ｂ）の出力ク
ロックを使用して行われ、読み出しはＰＬＬ回路（５ａ
）の出力クロックを用いて行われる。ＰＬＬ回路（５ａ
）と（５ｂ）の出力クロックは、周波数は等しいが、位
相は一般に異なる。タイミング回路（６ｂ）の入出力信
号間の遅延時間Ｔｄは、Ｔｄ　＝　（Ｍ±α）Ｔ で表わされる。

なお１Ｍの値を大きく設定すると、この実施例では補正
可能な遅延誤差が大きくなるが、ここでは、Ａ／Ｄ変換
器（３ａ）の出力よりも、タイミング回路（６ｂ）の出
力の方が必ず遅れているようにＭの値が設定されている
ものとする。

さて、タイミング回路（６ｂ）の出力とＡ／Ｄ変換器（
３ａ）の出力を比較すると、その遅延時間差はクロック
周期Ｔの整数倍になっている。すなわち。

クロック周期Ｔ以下の補正は完了し、残るはクロック周
期Ｔ単位の補正である。このＴ単位の補正は以下のよう
に行われる。

Ｒ信号は、遅延量が固定のシフトレジスタ（７）を経由
し、他方、Ｇ信号は遅延量が可変のシフトレジスタ（８
ｂ）を経由する。そこで、シフトレジスタ（９ｂ）の遅
延量を、Ａ／Ｄ変換器（３ａ）とタイミング回路（６ｂ
）の出力の関係にもとづいて誤差検出回路（８ｂ）にて
決定することにより、Ｒ，Ｇ信号間の遅延誤差を解消す
ることができる。ここで、当然のことながらシフトレジ
スタ（９ｂ）の遅延量は、シフトレジスタ（７）の遅延
量よりも小さい。

次に第２図に示した誤差検出回路（８ｂ）の動作を第３
図に示した各部の信号波形図を用いて説明する。

この回路は、図には示していないが、同期分離回路（４
ａ）　（第１図図示）の出力である水平同期信号Ｈ３を
受けて、Ｒ信号とＧ信号の３値開期信号のうち少なくと
も一方が入力されているときは動作状態にあるように構
成されている。Ａ／Ｄ変換器（３ａ）の出力ア（第３図
（ａ）図示）およびタイミング回路（８ｂ）の出カイ（
第３図（ｂ）図示）は、それぞれコンパレータ（３１ａ
）および（３１ｂ）に入力され、共通のしきい値Ｌｇと
比較される。第３図（ａ）　、（ｂ）は、コンパレータ
（３１ａ）、（３１ｂ）の入力波形の３値開期信号の部
分を、アナログ信号の形態で示しており、図中の０印が
標本点を表わしている。また、３値開期信号の波形は、
ペデスタルレベルＬｐから正極性同期部の上辺のレベル
Ｌｔへの立上り時間、およびＬｐから負極性同期部の下
辺のレベルＬｂへの立下り時間はともに１クロック周期
Ｔであり、しきい値ＬｇはペデスタルレベルＬｐと正極
パルスの上辺部のレベルＬｔの中間値に設定されている
ものとする。コンパレータ（３１ａ）の出力つおよび（
３１ｂ）の出カニは、それぞれ第３図（Ｃ）、（ｄ）’
のようになる。カウンタ制御回路（３２）は、コンパレ
ータ（３１ａ）　、（３１ｂ）の出力つ。

工およびＰＬＬ回路（５ａ）の出力クロックを入力とし
て、第３図（ｅ）、（ｆ）、（ｇ）に示す信号オ、力、
キを出力する。ここで、信号オはカウンタ（３３）のカ
ウント動作期間を指定する信号であり、信号力はカウン
タ（３３）のカウント値を所定の値にプリセットするタ
イミングを与える信号であり、信号キはラッチ回路（３
４）のラッチクロックとして使用する信号である。すな
わち、カウンタ（３３）はコンパレータ（３１ａ）の出
力信号つの立上りに同期して所定値にプリセットされる
と共に、カウント動作が開始される。そして、コンパレ
ータ（３１ｂ）の出力信号工の立上りに同期してカウン
ト動作は停止し、その時点におけるカウント値がラッチ
回路（３４）に保持される。ＲＯＭ回路（３５）は、ラ
ッチ回路（３４）の出力をアドレス入力とし、各アドレ
スに予め書き込まれたデータを出力する。このデータは
、第１図に示すシフトレジスタ（８ｂ）の遅延量を決定
するものであり、シフトレジスタ（７）の出力とシフト
レジスタ（８ｂ）の出力間の遅延誤差がＯになるように
設定されており、シフトレジスタ（９Ｃ）からは、ディ
ジタルＲ信号に対する遅延誤差が補正されたディジタル
Ｇ信号が出力される。

同様に、シフトレジスタ（８Ｃ）からも遅延誤差が補正
されたディジタルＢ信号が出力されるので、その結果、
遅延誤差のないディジタルＲ，Ｇ。

Ｂ信号がマトリックス回路（１０）に入力されることに
なる。

なお、上記実施例では各信号が３値開期信号を有してい
る場合について説明したが、同期信号は３値開期信号に
限られるものではなく、負極性の同期信号、あるいは負
極性の同期信号と正弦波バースト信号の組合せ等、他の
同期信号であってもよい。

また、上記実施例では、Ｒ，Ｇ、Ｂ映像信号を入力する
場合を示したが、入力信号はこれに限る訳ではなく、同
種の同期信号が付加されている信号であれば同様の効果
を奏する。

さらに、第２図に示した位相検出回路および第６図に示
した同期分離回路は、同一の機能を有するものであれば
その構成は問わない。

［発明の効果］ 以上のように、この発明によれば、複数の信号をそれぞ
れ自己の同期信号に位相が同期したサンプリングクロッ
クでディジタル信号に変換した後、各ディジタル信号を
基準クロックに位相が同期した信号に変換し、これらの
ディジタル信号間の遅延誤差を検出して可変シフトレジ
スタを用いて遅延誤差を補正するように構成したので、
複数の信号間の遅延誤差の補正を、自動的に、かつ高精
度で行うことができる遅延誤差補正装置が得られる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による遅延誤差補正装置お
よび同装置を用いたＴＣＩエンコーダの構成を示すブロ
ック回路図、第２図はこの実施例の誤差検出回路の一構
成例を示すブロック図、第３図はその動作を説明するた
めの各部の信号波形図、第４図は従来のＴＣＩエンコー
ダの構成を示すブロック回路図、第５図はその動作を説
明するための各部の信号波形図、第６図は公知文献に記
載されている同期分離回路の構成を示すブロック回路図
、第７図はその動作を説明するための信号波形図である
。 （３ａ）、（３ｂ）、（３ｃ）・・・Ａ／Ｄ変換器、（
４ａ）、（４ｂ）、（４ｃ　）−・−同期分離回路、（
５ａ）、（５ｂ）、（５ｃ）・・・Ｐ　Ｌ　Ｌ回路、（
Ｅｌｂ）、（８ｃ）　、、、タイミング回路、（７）　
、　（！３ｂ）　、　（９ｃ）・・・シフトレジスタ回
路、（８ｂ）　、　（８ｃ）・・・誤差検出回路。 なお、各図中、同一符号は同一、または相当部分を示す
。

Claims (1)

【特許請求の範囲】
1. （１）同じ種類の同期信号を有する複数の入力信号をそ
   れぞれ自己の同期信号に位相が同期したサンプリングク
   ロックを用いてディジタル信号に変換する手段と、これ
   らのディジタル信号を上記サンプリングクロックのうち
   いずれかのクロックに位相が同期した信号にそれぞれ変
   換する手段と、これらの位相が同期した各ディジタル信
   号の同期信号間のクロック周期単位の位相差を検出する
   手段と、これらの検出された位相差がそれぞれ０になる
   ように各ディジタル信号間の位相差をクロック周期単位
   で補正する手段とを備えた遅延誤差補正装置。