JPH09205656A - 映像信号サンプリングレート変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 標準及び非標準信号いずれの信号入力時に
も、それに適した最適なクロック信号で種々の信号処理
を行えるようにすること。 【解決手段】 カラーバースト信号に同期した第１のク
ロック信号でサンプリングされた映像信号を、水平同期
信号に同期した第２のクロック信号を基準にした時間軸
レートに変換し、かつ映像信号データの送出タイミング
をサンプル単位毎に調整する時間軸変換調整手段と、水
平同期信号の時間軸変動に基づく位相誤差を検出する手
段と、この位相誤差信号を基に時間軸変換調整手段を制
御する手段と、位相誤差信号を基に直線補間のための補
間係数を生成する手段と、時間軸変換調整手段からの映
像データと補間係数とを用いて直線補間する手段と、を
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビジョン受信
機等における映像信号サンプリングレート変換装置に係
り、特に例えば、ディジタル信号処理を行うディジタル
テレビジョン受信機（以下、ディジタルＴＶと記す）に
おける、ＶＴＲ再生信号等の非標準信号を好適に処理す
るための映像信号サンプリングレート変換装置に関す
る。

【０００２】

【従来の技術】従来、ディジタルＴＶにおいて、高画質
再生のための信号処理用同期システムクロック信号とし
て、カラーバースト信号にロックしたバーストロックク
ロック信号、あるいは水平同期信号にロックしたライン
ロッククロック信号の２種類のシステムクロック信号が
考えられている。そのために、同期再生回路にてバース
トロッククロック信号またはラインロッククロック信号
をもとに安定な同期再生信号を再生し、信号処理回路上
では上記クロック信号を入力し、高画質化のための映像
信号処理を施していた。

【０００３】上述のように、２種類のシステムクロック
信号が考えられているのは、放送波のような標準信号の
場合と、ＶＴＲ等の再生信号のような非標準信号とで、
信号処理に供給すべき最適なクロック信号が異なるから
である。例えば、輝度信号と色信号との分離や、色復調
部のシステムクロックとしては、色副搬送波に同期して
いることが望ましい。そこでこの場合は、入力映像信号
が標準及び非標準信号の両方ともに、高安定性なバース
トロッククロック信号を使用すればよい。

【０００４】一方、ワイド変換や順次走査線変換などの
ライン補間処理を含む信号処理のシステムクロックとし
ては、水平同期信号及び垂直同期信号に同期しているこ
とが望ましい。そこでこの場合、特に、ＶＴＲ再生信号
のように水平方向にジッタの多い非標準信号モードにお
いては、ラインロッククロック信号を使用することが行
われている。

【０００５】以上の技術を実際のディジタルＴＶに適用
する場合、Ａ／Ｄ変換器からＤ／Ａ変換器までの信号処
理において、すべてのシステムクロック信号を、標準信
号時はバーストロッククロック信号に、非標準信号時は
ラインロッククロック信号に切り替えて使用したり、あ
るいは、上記２つのシステムクロック信号を信号処理の
種類により使い分けたりして、再生画像の処理を行って
いた。

【０００６】なお、ディジタルＴＶにおいて、非標準信
号に対応した同期処理回路の従来方式を記載したものと
しては、例えば、特開昭６４−８９７９１号公報（名
称：「テレビジョン受信機」）が挙げられる。

【０００７】

【発明が解決しようとする課題】ところで、上記した従
来技術においては、テレビ受信機信号処理用のＡ／Ｄ変
換器のサンプリングロック信号は、次段に続くＹ／Ｃ分
離回路や色復調回路で使用するシステムクロック信号に
合わせるために、通常、バーストロッククロック信号を
使用している。

【０００８】従って、このバーストロッククロック信号
によりサンプリングされたデータを、後段の走査線処理
を含むワイド変換処理回路等へ供給しても、このデータ
は基本的に、前記のラインクロック信号に同期していな
いので、再生画像は位相ずれを起こし、画面水平方向に
横揺れが発生する。この影響は、バーストロッククロッ
ク信号とラインクロック信号とに周波数差が生ずる非標
準信号時に顕著となり、画像の劣化を招いていた。

【０００９】本発明の目的は、上記問題点を解消し、標
準及び非標準信号いずれの信号入力時にも、それに適し
た最適なクロック信号で種々の信号処理を行え、ＶＴＲ
再生時の非標準信号でも高画質映像を得ることのできる
テレビ受信機用の映像信号サンプリングレート変換装置
を実現することである。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明による映像信号サンプリングレート変換装置
は、入力映像信号に含まれる水平同期信号及びカラーバ
ースト信号を分離抽出する手段と、カラーバースト信号
に同期した所定周波数の第１のクロック信号、及び水平
同期信号に同期した所定周波数の第２のクロック信号を
生成する手段と、第１及び第２のクロック信号で各々入
力映像信号をサンプリングする第１及び第２の映像信号
サンプリング手段を備える。また、第１の映像信号サン
プリング手段によりサンプリングされた映像信号を第２
のクロック信号を基準にした時間軸レートに変換し、か
つ映像信号データの送出タイミングをサンプル単位毎に
調整する時間軸変換調整手段と、第１の映像信号サンプ
リング手段からの映像データに含まれる水平同期信号の
時間軸変動に基づく位相誤差を検出する手段と、この位
相誤差信号からの情報を基に時間軸変換調整手段を制御
する手段と、上記の位相誤差信号データを基に直線補間
のための補間係数を生成する手段と、時間軸変換調整手
段からの映像データと補間係数とを用いて直線補間する
手段と、から構成するサンプリングレート変換手段を備
える。

【００１１】そして、上記サンプリングレート変換手段
により、第１のクロック信号でサンプリングされた映像
データを第２のクロック信号基準の時間軸レートに変換
し、かつ位相補正を行うことによって、入力映像信号を
第１のクロック信号から第２のクロック信号へのサンプ
リングレート変換を行う。また、前記バースト信号抽出
手段は、前記第１の映像信号サンプリング手段からの信
号を第１のクロック信号に基づいて抽出する。また、前
記水平同期信号分離手段は、前記第２の映像信号サンプ
リング手段からの信号に基づいて分離処理、あるいは入
力映像信号からの直接分離処理を行う。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は、本発明の実施の１形態例に係る映像信号
サンプリングレート変換装置を適用したディジタル映像
信号処理装置の概略構成図である。同図において、１は
映像信号入力端子、２，３はＡ／Ｄ変換器、４はバース
ト信号抽出回路、５はバーストロッククロック信号生成
回路、６は水平同期信号分離回路、７はラインロックク
ロック信号生成回路、８は３次元Ｙ／Ｃ分離回路、９は
色復調回路、１０は本発明の特徴をなすサンプリングレ
ート変換回路である。このサンプリングレート変換回路
１０内において、１１，１２，１３は時間軸変換調整回
路、１４は位相誤差信号検出回路、１５は補間係数生成
回路、１６，１７，１８は直線補間回路、５４は制御信
号生成回路である。また、１９はワイド変換処理回路、
２０は映像信号出力処理回路、２１はＤ／Ａ変換器、２
２，２３，２４は映像信号出力端子、２５は同期信号再
生回路である。

【００１３】次に、図１に示した本例による装置の動作
を説明する。映像信号入力端子１に入力されたアナログ
コンポジット映像信号は、Ａ／Ｄ変換器２，３に入力さ
れる。Ａ／Ｄ変換器２では、後述のバーストロッククロ
ック信号（以下、バーストクロックと略記する）により
サンプリングして、アナログ映像信号をディジタル信号
に変換する。Ａ／Ｄ変換器３では、後述のラインロック
クロック信号（以下、ラインクロックと略記する）によ
りサンプリングして、アナログ映像信号をディジタル信
号に変換する。

【００１４】Ａ／Ｄ変換器２からのディジタル映像信号
は、バースト信号抽出回路４及び３次元Ｙ／Ｃ分離回路
８に入力し、バースト信号抽出回路４ではバーストクロ
ックに同期して映像信号からバースト信号を抽出し、３
次元Ｙ／Ｃ分離回路８ではコンポジット映像信号をＹ信
号とＣ信号とに分離出力する。この３次元Ｙ／Ｃ分離回
路８は、例えばフレームくし形フィルタ等を用いて３次
元的にフィルタ処理を行い、Ｙ／Ｃ分離を行う。バース
ト信号抽出回路４からのバースト信号はバーストクロッ
ク生成回路５に入力し、ここでバースト信号に同期した
第１のシステムクロック（バーストクロックＢＣＫ）を
生成する。

【００１５】また、Ａ／Ｄ変換器３からのディジタル映
像信号は水平同期信号分離回路６に入力し、ここでライ
ンクロックに同期して水平同期信号を分離出力する。こ
こで、Ａ／Ｄ変換器３の出力はこのように水平同期信号
分離のために用いるので、前述したようにそのサンプリ
ングクロックは水平同期信号と同期したラインクロック
を用いるわけである。水平同期信号分離回路６からの水
平同期信号はラインクロック生成回路７に入力し、ここ
で水平同期信号に同期した第２のシステムクロック（ラ
インクロックＬＣＫ）を生成する。

【００１６】前記バーストクロックＢＣＫの周波数は、
通常、サブキャリア周波数ｆｓｃの４倍の周波数４ｆｓ
ｃである。また、前記ラインクロックＬＣＫの周波数も
標準信号モードではバーストクロックＢＣＫと同じ４ｆ
ｓｃであるが、ＶＴＲ等の非標準信号モードでは若干ず
れる。

【００１７】次に、３次元Ｙ／Ｃ分離回路８からのＹ信
号は、サンプリングレート変換回路１０の時間軸変換調
整回路１１に入力する。３次元Ｙ／Ｃ分離回路８からの
Ｃ信号は色復調回路９に入力し、ここで色差信号Ｂ−
Ｙ，Ｒ−Ｙを復調し、この色差信号Ｂ−Ｙ，Ｒ−Ｙを、
サンプリングレート変換回路１０の時間軸変換調整回路
１２，１３にそれぞれ入力する。時間軸変換調整回路１
１，１２，１３はメモリ回路等より構成し、基本的には
入力データを前記バーストクロックＢＣＫで書き込み、
前記ラインクロックＬＣＫで読み出す機能を有する。

【００１８】この各時間軸変換調整回路１１，１２，１
３の役割は、次の３点である。 バーストクロックサンプリングデータをラインクロッ
クサンプリングデータに時間軸変換する。 映像信号データを１Ｈ遅延する。 データ読み出しタイミングを調整し、後述の補間係数
生成タイミングと合わせる。

【００１９】このための制御信号を、制御信号生成回路
５４から各時間軸変換調整回路１１，１２，１３に入力
する。制御信号生成回路５４においては、位相誤差信号
検出回路１４からの信号を基に制御信号を生成する。こ
れらの詳細な構成と動作については後述する。

【００２０】位相誤差信号検出回路１４においては、Ａ
／Ｄ変換器２からのバーストクロックサンプリング映像
信号より、水平同期信号の１周期毎の周期及び位相誤差
を検出する。補間係数生成回路１５は、位相誤差信号検
出回路１４からの位相誤差信号に基づいて、後述の直線
補間のための補間係数ｋ及び１−ｋを生成する。この補
間係数生成回路１５は、例えば位相誤差信号をアドレス
入力とするＲＯＭ（Read Only Memory）を用いる。補間
係数生成回路１５からの補間係数ｋ，１−ｋは直線補間
回路１６，１７，１８に入力し、ここで前記時間軸変換
調整回路１１，１２，１３からのＹ信号及び色差信号Ｂ
−Ｙ，Ｒ−Ｙを用いて直線補間を行う。この直線補間回
路１６，１７，１８からのＹ，Ｂ−Ｙ，Ｒ−Ｙ信号は、
バーストクロックからラインクロックにサンプリングレ
ートを変換された信号であり、これらの信号は次にワイ
ド変換処理回路１９に入力する。

【００２１】ワイド変換処理回路１９では、例えば、ラ
インクロックＬＣＫに基づき、走査線単位での加工処理
を含む画像のワイド変換等の処理を行う。ワイド変換処
理に必要な同期信号である再生水平同期信号ＨＤ，再生
垂直同期信号ＶＤは、水平同期信号分離回路６からの水
平同期分離信号Ｈｓｙを基に、同期信号再生回路２５で
再生し、ワイド変換処理回路１９に供給する。ワイド変
換後のＹ，Ｂ−Ｙ，Ｒ−Ｙ信号は、映像信号出力処理回
路２０にて、画質調整や、マトリクス変換等の処理を施
す。この映像信号出力処理回路２０からの出力映像信号
Ｒ，Ｇ，Ｂ信号は、システムクロック（ラインクロッ
ク）ＬＣＫに基づき、Ｄ／Ａ変換器２１でアナログ信号
に変換されて、映像信号出力端子２２，２３，２４にそ
れぞれ出力する。

【００２２】図２は、図１に示した本例のサンプリング
レート変換回路１０に入力する映像信号波形（アナログ
波形で示す）と各動作信号タイミングを説明する図であ
る。同図において、Ｈ１，Ｈ２，Ｈ３は連続する水平同
期信号を示し、Ｄ１，Ｄ２はそれぞれ１水平期間のＹ信
号データを表す。ｈ１，ｈ２は、水平同期信号Ｈ１から
Ｈ２まで，Ｈ２からＨ３までの１水平期間の周期をそれ
ぞれ示し、各々水平同期信号の後縁から後縁までの期間
を計測する。これは図１の位相誤差信号検出回路１４で
行う。サンプリングレート変換回路１０における位相補
正処理は、１水平周期誤差を用いて行うので、例えば、
Ｙ信号データＤ１の位相補正は１水平周期ｈ１を検出し
た後のタイミングＲ１で行う。従って、データＤ１は概
１Ｈ期間遅延させる必要がある。そのための遅延処理
は、図１の時間軸変換調整回路１１で行う。

【００２３】図３は、前記位相誤差信号検出回路１４に
おいて、バーストクロックＢＣＫによりサンプリングし
た映像信号データを、ラインクロックＬＣＫでサンプリ
ングした位相に変換補正するために必要な、水平同期信
号（Ｈ１，Ｈ２，…）の時間軸変動に起因する位相誤差
信号を検出する方法を示したものである。

【００２４】図３において、連続する水平同期信号Ｈ
１，Ｈ２の後縁部における所定の固定スレッショルドレ
ベルＬを挾む連続するバーストクロックサンプル点（図
中で黒丸）に関し、レベル差Ｌ１，Ｌ２，Ｌ３，Ｌ４を
計測する。これにより、水平同期信号の位相変化Ｘｌ-
1，Ｘｌは、それぞれ、 Ｘｌ-1＝Ｔｃ×Ｌ１／Ｌ２ Ｘｌ＝Ｔｃ×Ｌ３／Ｌ４ により算出できる。ここで、Ｔｃは１サンプル周期、１
／４ｆｓｃ（ｓｅｃ）、すなわち約７０ｎｓｅｃであ
る。この位相変化Ｘｌ-1，Ｘｌの値は、水平同期信号の
１周期の１クロック以内の位相差を表す。

【００２５】また、図３におけるＹ１は１水平期間のバ
ーストクロックの計数値であり、１クロック以上の位相
差については、標準信号時の１水平周期期間でクロック
計数値が９１０個であることにより、Ｙ１−９１０とな
る。よって、全体の位相差は、（Ｙ１−９１０＋Ｘｌ−
Ｘｌ-1）であり、１サンプル当たりの平均位相差は、
（Ｙ１−９１０＋Ｘｌ−Ｘｌ-1）／９１０となる。

【００２６】したがって、水平周期期間に関る映像信号
の単位サンプル（１クロック）毎の位相補正量は、ｚ＝
ｎ（Ｙ１−９１０＋Ｘｌ−Ｘｌ-1）／９１０となる。こ
こで、ｎは１サンプル（クロック）毎に１，２，３…と
増加する。この１サンプル当たりの平均位相差データを
基に、バーストクロックＢＣＫによりサンプリングされ
たデータを、サンプリングレート変換回路１０で位相補
正する。

【００２７】図４は、図３に示した位相差検出法に従っ
た前記サンプリングレート変換回路１０内の位相誤差信
号検出回路１４の１例を示す図である。同図において、
２６はバーストクロックＢＣＫサンプリング映像信号の
入力端子、２７はバーストクロックＢＣＫの入力端子、
２８はクロック単位での誤差を示す信号Ｓ１の出力端
子、２９は位相変動量検出回路、４１は平均位相差デー
タ算出回路、３０はラインクロックＬＣＫに同期した水
平同期信号の入力端子、３１はラインクロックＬＣＫの
入力端子である。また、３２は累積加算器、３３はＯＲ
回路、３４はデコード回路、３６はデコード信号の出力
端子、３５は上述した１サンプル毎の平均位相差データ
ｚの出力端子である。

【００２８】次に、その動作を説明する。位相変動量検
出回路２９においては、上述したように、水平同期信号
の１周期期間の周波数／位相ずれを検出し、平均位相差
データ算出回路４１ではそれを基に１サンプル毎の平均
位相差データを算出する。上記の位相変動量検出回路２
９では、前記時間軸変換調整回路１１，１２，１３にお
ける時間軸調整のための制御信号Ｓ１を出力端子２８に
出力する。平均位相差データ算出回路４１からの平均位
相差データｚは、累積加算器３２に入力し、ここで１サ
ンプル（ラインクロックＬＣＫ単位）毎に、平均位相差
データｚを累積加算する。この累積加算値の最大値は、
後述する直線補間用係数値が１になった時であり、それ
をデコード回路３４で検出する。

【００２９】そして、デコード回路３４から出力される
最大値デコード検出信号と前記水平同期信号とにより、
ＯＲ回路３３を介して累積加算器３２をリセットする。
この累積加算器３２が水平同期信号でリセットされた時
は、次の新しい位相差データに基づいて再び累積加算を
開始する。また、デコード回路３４からの最大値デコー
ド検出信号で累積加算器３２がリセットされた場合は、
前の位相差データに基づき、再び累積加算を続ける。

【００３０】累積加算器３２からの累積加算データは出
力端子３５に出力し、前述の補間係数生成回路１５に入
力する。また、デコード回路３４からのデコード検出信
号Ｓ２を出力端子３６に出力し、前記時間軸変換調整回
路における映像信号のデータ送出タイミング調整のため
に用いる。

【００３１】図５は、前記サンプリングレート変換回路
１０内の時間軸変換調整回路１１，１２，１３と制御信
号生成回路５４の１例を示す図である（なお、ここでは
説明の簡略化のため、時間軸変換調整回路１１のみを代
表として示してある）。図５に示した本例においては、
時間軸変換調整回路１１としてラインメモリを使用し、
制御信号生成回路５４としてはラインメモリ１１のアド
レス制御回路を用いる。

【００３２】図５において、３７はバーストクロックサ
ンプリングＹ信号の入力端子、３８は時間軸変換調整さ
れたラインメモリ１１からのＹ信号の出力端子、３９は
書き込みアドレス制御用のアドレスカウンタ、４０はラ
ッチ回路、４２はバーストクロックＢＣＫの入力端子、
４３は水平同期信号Ｈｓｙの入力端子である。また、４
５は読み出しアドレス制御用のアドレスカウンタ、４６
は該カウンタ４５出力の制御回路、４７は遅延調整回
路、４８はラインクロックＬＣＫの入力端子、４９，５
０はそれぞれ上記制御回路４６及び遅延調整回路４７へ
の制御信号の入力端子である。

【００３３】次に、その動作を説明する。入力端子３７
より入力したバーストクロックサンプリングＹ信号は、
ラインメモリ１１に、書き込みアドレス制御用のアドレ
スカウンタ３９からのアドレス入力値に従って書き込ま
れる。ここで、アドレスカウンタ３９は、入力端子４２
からのバーストクロックＢＣＫで計数動作を行うので、
上記の入力データはバーストクロックＢＣＫに同期して
ラインメモリ１１に書き込まれる。入力端子４３からの
水平同期信号Ｈｓｙは、ラッチ回路４０においてバース
トクロックＢＣＫで同期化され、このラッチ回路４０か
らの同期信号によりアドレスカウンタ３９のリセットを
行う。このリセットタイミングとともに、ラインメモリ
１１はアドレス０番地からデータ書き込みを開始する。
すなわち、１水平周期毎に、新たなＹ信号データがライ
ンメモリ１１に書き込まれる。

【００３４】以上のようにラインメモリ１１に書き込ま
れたデータは、次に、読み出しアドレス制御用のアドレ
スカウンタ４５からのアドレス入力値に従って読み出さ
れる。ここで、アドレスカウンタ４５は、入力端子４８
からのラインクロックＬＣＫで計数動作を行うので、ラ
インクロックＬＣＫに同期してラインメモリ１１からデ
ーを読み出す。読み出し開始タイミングは、アドレスカ
ウンタ４５のリセットとともに行う。このリセット信号
は、入力端子４９からの制御信号（前記Ｓ１信号）によ
り、遅延調整回路４７でタイミング調整を行ってアドレ
スカウンタ４５に入力する。この読み出しリセット信号
は前記書き込みリセット信号に対し、１水平周期（１
Ｈ）以上遅延させる。ここで、後述の直線補間処理で所
定の補間計数データとの乗算タイミングを合わせる必要
から、上述のように遅延調整回路４７を設けるわけであ
る。

【００３５】以上の時間軸変換調整回路（ラインメモ
リ）１１における各信号のタイミングを図６に示す。同
図において、（イ）はラインメモリ１１への書き込みＹ
信号データ（Ｈ１，Ｈ２は水平同期信号）、（ロ）は書
き込みリセットパルス、（ハ）は読み出しリセットパル
ス、（ニ）は読み出しＹ信号データ、（ホ）は読み出し
データに対応した補間係数（ｋ，１−ｋ）データ生成タ
イミング、（ヘ）は上記の読み出しデータと係数データ
を乗算した結果の出力タイミングを示す。

【００３６】前述したように、読み出しデータ（ニ）と
係数データ（ホ）の乗算タイミングを合わせるために、
前記遅延調整回路４７で読み出しリセットパルス（ハ）
のタイミング（図でΔｔ１，Δｔ２）を調整する。ま
た、（イ）で示す書き込みデータ（Ｄ１，Ｄ２）はバー
ストクロックサンプリングのため、標準信号時には１水
平期間９１０サンプル（サンプル周波数４ｆｓｃで）一
定であるが、ＶＴＲのような非標準信号時は図示のよう
に、９１１，９０９など一定していない。しかし、ライ
ンクロックレートによる読み出しデータは、１水平期間
９１０サンプル一定であるため、読み出しデータの過不
足が生じる。図５における制御信号生成回路５４内の前
記制御回路４６は、それを補償する働きをする。すなわ
ち、アドレスカウンタ４５の出力値を数クロック間保
持、あるいはジャンプすることにより、上記の過不足デ
ータとのずれを解消し、後段の補間係数データとの対応
がとれるようにする。この制御回路４６への制御信号
（前記Ｓ２信号）は、入力端子５０を介し、図４で説明
した前記位相変動量検出回路２９で得られるサンプル数
情報を基にする。

【００３７】図７は、前記サンプリングレート変換回路
１０内の時間軸変換調整回路１１，１２，１３と制御信
号生成回路５４の他の１例を示す図である（なお、ここ
でも説明の簡略化のため、時間軸変換調整回路１１のみ
を代表として示してある）。図７に示した本例において
は、時間軸変換調整回路１１として、ラインメモリ３６
とデータ保持／飛び越し制御回路６２を用いる。また、
制御信号生成回路５４として、前記ラッチ回路４０、前
記遅延調整回路４７、及びタイミング制御回路６３で構
成する。以下、本例が前述した図５に示した構成例と異
なる点を中心に、その概略動作を説明する。

【００３８】ラインメモリ３６はアドレスカウンタを内
蔵しており、書き込みクロックＢＣＫ及び読み出しクロ
ックＬＣＫを直接入力する。また、書き込み開始基準と
なる書き込みリセット信号（ＷＲ）は、図５を用いて先
に説明した前記ラッチ回路４０より入力する。次に、読
み出しデータ生成タイミングの調整は、図５を用いて先
に説明した前記遅延調整回路４７からの信号で、直接ラ
インメモリ３６の読み出しリセット（ＲＲ）をタイミン
グ調整して行う。書き込み／読み出しサンプル数不一致
に対応した読み出しデータの、クロック単位での保持、
飛び越し制御は、データ保持／飛び越し制御回路６２で
行う。このデータ保持／飛び越し制御回路６２はライン
メモリ３６の後段に設ける。

【００３９】以上の構成の時間軸変換調整回路１１と制
御信号生成回路５４により、前記図６の信号タイミング
図で説明したような、前記図５の構成例と同等の効果を
得ることができる。

【００４０】なお、図５，図７では、時間軸変換調整回
路としてＹ信号で用いる時間軸変換調整回路１１を示し
たが、これは色差信号Ｂ−Ｙ，Ｒ−Ｙで用いる時間軸変
換調整回路１２，１３でも、全く同様な構成と動作にな
る。

【００４１】図８は、前記サンプリングレート変換回路
１０内の前記直線補間回路１６，１７，１８の１例を示
す図である（なお、ここでは説明の簡略化のために、直
線補間回路の１つを代表として示してあるが、各直線補
間回路は全く同様な構成と動作をとる）。

【００４２】図８において、６４は時間軸変換調整回路
１１（または１２または１３）からの映像信号データの
入力端子、６５は１サンプル遅延回路、６６，６７は乗
算器、６８，６９は図１に示した前記補間係数生成回路
１５からの係数データｋ及び１−ｋの入力端子、７０は
加算器、７１は出力端子である。

【００４３】入力端子６４からの、ラインクロックＬＣ
Ｋにサンプリングされた映像信号データは、乗算器６６
で係数データｋと乗算される。また、遅延回路６５で１
サンプル遅延したラインクロックＬＣＫによるサンプリ
ングデータは、乗算器６７で係数データ１−ｋと乗算さ
れる。そして、これら２つの乗算器６６，６７からの乗
算出力は、加算器７０で加算されて、出力端子７１を介
して図１に示した前記ワイド変換処理回路１９に入力さ
れる。

【００４４】図９は、以上説明した直線補間動作の様子
を示したものである。すなわち、図９において、黒丸で
示されるバーストクロックサンプル点である連続２個の
映像信号｛Ｉｎ，Ｉｎ+1｝，｛Ｉｎ+1，Ｉｎ+2｝，…か
ら、クロックＢＣＫとクロックＬＣＫとの位相差に対応
する直線補間係数ｋ，１−ｋを用いて、新たに、白丸で
示されるラインクロックサンプル点Ｏｎ，Ｏｎ+1，Ｏｎ
+2，…を補間生成する。ここで、Ｏｎ＝ｋ×（Ｉｎ+1）
＋（１−ｋ）×Ｉｎとなる。

【００４５】図１０，図１１は、本発明のサンプリング
レート変換装置による、映像信号位相補正処理の効果を
補足説明するための図である。例えば入力が非標準信号
の場合、本発明のサンプリングレート変換を行わず、バ
ーストクロックでデータを直接読み出した時、読み出し
サンプル数が標準値９１０個に対し増減し、またライン
クロックに位相同期していない。従って、図１０に示す
ように、画面の水平方向に対し画像サンプル点が斜め方
向にずれる。

【００４６】このような問題をなくすために、本発明の
サンプリングレート変換装置では、前述したようなサン
プリングレート変換処理を行うわけである。すなわち、
本発明のサンプリングレート変換装置では、再生水平同
期信号に対するラインクロックＬＣＫでリサンプルし、
かつ位相補正を施すことによって、１水平期間、サンプ
ル数９１０個一定とし、かつ位相の揃った画像データを
再生する。図１１は、このサンプリングレート変換後の
再生画を表しており、水平方向に位相の揃った画像とな
る。

【００４７】なお、図１のディジタル映像信号処理装置
の説明において、水平同期信号分離回路６及びラインク
ロック生成回路７はディジタル回路構成であり、従っ
て、水平同期信号分離回路６に入力するディジタルコン
ポジット映像信号はラインクロックＬＣＫでサンプリン
グされている必要がある。そのために、映像信号データ
サンプリングのためのＡ／Ｄ変換器２とは別に、同期分
離処理専用のＡ／Ｄ変換器３を設けている。しかし、本
構成例の他に、例えば図１２に示すように、水平同期信
号分離回路７２、ラインクロック生成回路７３としてア
ナログ信号形式を採用すれば、映像信号入力端子１から
水平同期信号分離回路７２に直接アナログコンポジット
映像信号を入力する構成でも、水平同期信号に同期した
ラインクロックＬＣＫを端子７４に再生できる。

【００４８】

【発明の効果】本発明は、以上説明したように構成され
ているため、テレビジョン受信機において、入力映像信
号の標準／非標準信号の如何にかかわらず、最適なクロ
ックで信号処理を行うことができる。例えば、Ｙ／Ｃ分
離や色復調に必要なバーストロッククロック信号、ワイ
ド処理などの走査線処理を含む信号処理に必要なライン
ロッククロック信号でそれぞれの処理が行え、ＶＴＲ再
生時のように非標準信号が入力された時でも、高画質映
像を再生できる映像信号サンプリングレート変換装置を
実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の１形態例に係る映像信号サンプ
リングレート変換装置を適用したディジタル映像信号処
理装置の構成図である。

【図２】図１における入力映像信号波形と各動作信号タ
イミングを示す説明図である。

【図３】図１中のサンプリングレート変換回路における
位相誤差検出方法を示す説明図である。

【図４】図１中のサンプリングレート変換回路における
位相誤差信号検出回路の１例を示す構成図である。

【図５】図１中のサンプリングレート変換回路における
時間軸変換調整回路と制御信号生成回路の１例を示す構
成図である。

【図６】図５の構成例による時間軸変換調整における信
号タイミングと動作を示す説明図である。

【図７】図１中のサンプリングレート変換回路における
時間軸変換調整回路と制御信号生成回路の他の１例を示
す構成図である。

【図８】図１中のサンプリングレート変換回路における
直線補間回路の１例を示す構成図である。

【図９】図８の構成例による直線補間動作を示す説明図
である。

【図１０】非標準信号時にサンプリングレート変換を行
わない場合の再生画を示す説明図である。

【図１１】非標準信号時にサンプリングレート変換を行
った場合の再生画を示す説明図である。

【図１２】図１のディジタル映像信号処理装置中の水平
同期信号分離回路とラインロッククロック信号生成回路
の他の１例を示す構成図である。

【符号の説明】

１ 映像信号入力端子 ２，３ Ａ／Ｄ変換器 ４ バースト信号抽出回路 ５ バーストロッククロック信号生成回路 ６ 水平同期信号分離回路 ７ ラインロッククロック信号生成回路 ８ ３次元Ｙ／Ｃ分離回路 ９ 色復調回路 １０ サンプリングレート変換回路 １１，１２，１３ 時間軸変換調整回路 １４ 位相誤差信号検出回路 １５ 補間係数生成回路 １６，１７，１８ 直線補間回路 １９ ワイド変換処理回路 ２０ 映像信号出力処理回路 ２１ Ｄ／Ａ変換器 ２２，２３，２４ 映像信号出力端子 ２５ 同期信号再生回路 ２９ 位相変動量検出回路 ３２ 累積加算器 ３３ ＯＲ回路 ３４ デコード回路 ３６ ラインメモリ ３９，４５ アドレスカウンタ ４０ ラッチ回路 ４１ 平均位相差データ算出回路 ４６ 制御回路 ４７ 遅延調整回路 ５４ 制御信号生成回路 ６２ データ保持／飛び越し制御回路 ６３ タイミング制御回路 ６５ １サンプル遅延回路 ６６，６７ 乗算器 ７０ 加算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 幸美 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内 (72)発明者 中川 一三夫 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディアシステム 開発本部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力映像信号に含まれる水平同期信号を
   分離する手段と、 カラーバースト信号を抽出する手段と、 上記カラーバースト信号に同期した所定周波数の第１の
   クロック信号を生成する手段と、 上記水平同期信号に同期した所定周波数の第２のクロッ
   ク信号を生成する手段と、 上記第１のクロック信号で上記入力映像信号をサンプリ
   ングする映像信号サンプリング手段と、 該映像信号サンプリング手段によりサンプリングされた
   映像信号を、上記第２のクロック信号を基準にした時間
   軸レートに変換し、かつ、映像信号データの送出タイミ
   ングをサンプル単位で調整する時間軸変換調整手段と、 上記映像信号サンプリング手段からの映像信号に含まれ
   る水平同期信号の時間軸変動に基づく標準値からの位相
   誤差を、上記分離出力した水平同期信号位相を基準にし
   て検出する手段と、 上記位相誤差信号を基に上記時間軸変換調整手段におけ
   るデータ送出タイミングをサンプル単位で調整するため
   の制御信号生成手段と、 上記位相誤差信号を基に直線補間のための補間係数を生
   成する手段と、 上記時間軸変換調整手段からの映像信号データと上記補
   間係数とを用いて直線補間する手段と、を備えたことを
   特徴とする映像信号サンプリングレート変換装置。
2. 【請求項２】 請求項１記載において、 前記水平同期信号分離手段は、前記第２のクロック信号
   で入力映像信号をサンプリングする手段を備え、これに
   よるサンプリング映像信号に含まれる水平同期信号を分
   離出力することを特徴とする映像信号サンプリングレー
   ト変換装置。
3. 【請求項３】 請求項１記載において、 前記カラーバースト信号抽出手段は、前記第１のクロッ
   ク信号による前記入力映像信号サンプリング手段からの
   映像信号を用い、かつ、前記第１のクロック信号に基づ
   いて抽出することを特徴とする映像信号サンプリングレ
   ート変換装置。
4. 【請求項４】 請求項１記載において、 前記時間軸変換調整手段は、１Ｈ（１水平走査期間）以
   上の遅延機能を有するメモリ手段をもち、前記制御信号
   生成手段からの、前記第１のクロック信号に同期した書
   き込みアドレス制御信号及び前記第２のクロック信号に
   同期した読み出しアドレス制御信号に基づき、書き込み
   映像信号データを１Ｈ以上遅延して読み出し、かつ、前
   記データ送出タイミングをサンプル単位毎に制御するこ
   とを特徴とする映像信号サンプリングレート変換装置。
5. 【請求項５】 請求項１記載において、 前記位相誤差検出手段は、前記第１のクロック信号サン
   プリングに基づく水平同期信号の標準信号時周期に対す
   る位相変動量を、前記第２のクロック信号に同期して１
   水平周期毎に検出する位相変動量検出手段と、検出した
   位相変動量に基づいて、１サンプル単位の平均位相差を
   算出する手段と、算出した平均位相差を前記第２のクロ
   ック信号毎に累積加算する手段とを備え、 また、前記補間係数生成手段は、上記累積加算データに
   基づき前記第２のクロック信号に同期し、かつ、このク
   ロック信号毎に補間係数を生成することを特徴とする映
   像信号サンプリングレート変換装置。