JPH0129445B2 - - Google Patents
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- JPH0129445B2 JPH0129445B2 JP23446683A JP23446683A JPH0129445B2 JP H0129445 B2 JPH0129445 B2 JP H0129445B2 JP 23446683 A JP23446683 A JP 23446683A JP 23446683 A JP23446683 A JP 23446683A JP H0129445 B2 JPH0129445 B2 JP H0129445B2
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- JP
- Japan
- Prior art keywords
- gate
- input
- series
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の属する分野の説明
本発明は、超伝導論理回路に関するものであ
り、特に直列出力の可能な超伝導論理ゲートを使
用する超伝導論理機能回路に関する。
り、特に直列出力の可能な超伝導論理ゲートを使
用する超伝導論理機能回路に関する。
従来の技術の説明
第１図は、本発明の説明用図面であり、本発明
を適用したシステムブロツク図を示す。
を適用したシステムブロツク図を示す。
第１図において、シーケンサ回路１の出力ゲー
ト２の制御信号の“０”、“１”により制御ゲート
３を開閉し、ｎビツトのデータ入力（D1〜Do）
をｎビツトレジスタ４に入力し、ラツチ信号L1
〜Loとしてラツチする、超伝導論理回路の制御
回路を構成している。この回路はマイクロプロセ
ツサなどで多用されるが、その一般的な特徴は、
(1)シーケンサ回路１とレジスタ４の距離が離れて
いることが多く、(2)制御ゲート３は密集して存在
することが多いことである。超伝導論理ゲートに
は、入力信号の発生する磁界を電磁誘導的に検知
して動作する磁気結合形ゲートと、入力信号を直
接注入して動作する電流注入形ゲートがあり、磁
気結合形ゲートではｎ個並んだ制御ゲートの入力
線を直列接続すれば（直列入力）、制御信号を制
御ゲート３に伝えることが可能であつた。この回
路形式を第２図に示す。この磁気結合形ゲートの
場合は、磁気的にゲートと結合するだけであるの
で、入力信号Ａは、１〜ｎのゲート中に消滅する
ことがないので、前述の如く入力信号に対する直
列接続（串し差し構造）が可能である。しかし、
フアンアウトは負荷に直列に複数個のインダクタ
ンスを接続し、それぞれがフアンアウトゲートの
制御線となるように接続する形式であるが、フア
ンアウトは無限にとられるが、インダクタンスに
よる遅延が増す欠点がある。
ト２の制御信号の“０”、“１”により制御ゲート
３を開閉し、ｎビツトのデータ入力（D1〜Do）
をｎビツトレジスタ４に入力し、ラツチ信号L1
〜Loとしてラツチする、超伝導論理回路の制御
回路を構成している。この回路はマイクロプロセ
ツサなどで多用されるが、その一般的な特徴は、
(1)シーケンサ回路１とレジスタ４の距離が離れて
いることが多く、(2)制御ゲート３は密集して存在
することが多いことである。超伝導論理ゲートに
は、入力信号の発生する磁界を電磁誘導的に検知
して動作する磁気結合形ゲートと、入力信号を直
接注入して動作する電流注入形ゲートがあり、磁
気結合形ゲートではｎ個並んだ制御ゲートの入力
線を直列接続すれば（直列入力）、制御信号を制
御ゲート３に伝えることが可能であつた。この回
路形式を第２図に示す。この磁気結合形ゲートの
場合は、磁気的にゲートと結合するだけであるの
で、入力信号Ａは、１〜ｎのゲート中に消滅する
ことがないので、前述の如く入力信号に対する直
列接続（串し差し構造）が可能である。しかし、
フアンアウトは負荷に直列に複数個のインダクタ
ンスを接続し、それぞれがフアンアウトゲートの
制御線となるように接続する形式であるが、フア
ンアウトは無限にとられるが、インダクタンスに
よる遅延が増す欠点がある。
一方、電流注入ゲート（又は単一接合ゲート
等）は、入力信号がゲートに直線結線されて注入
するため、ゲートのバイアス電流と分離するのが
困難で、直列入力は不可能であつた。しかし一般
に電流注入形ゲートは磁気結合形ゲートよりも高
マージンで、直列入力のできる電流注入形ゲート
の実現が望まれていた。
等）は、入力信号がゲートに直線結線されて注入
するため、ゲートのバイアス電流と分離するのが
困難で、直列入力は不可能であつた。しかし一般
に電流注入形ゲートは磁気結合形ゲートよりも高
マージンで、直列入力のできる電流注入形ゲート
の実現が望まれていた。
直列入力の不可能な電流注入形ゲートでこの制
御回路を構成するには、出力ゲート２をｎケ用意
してｎ本の出力線を配置するという方法が第１に
考えられる。しかしこれでは配線パターンが集積
回路チツプに占める面積が増大し、高集積化が困
難になるばかりである。第２の方法は、制御信号
を直接制御ゲート３に印加するのではなく、多フ
アンアウトのバツフアゲートに１度入力し、この
出力を制御ゲート３に分配することである。しか
しこの場合には、バツフアゲートのフアンアウト
数が小さいと多数のバツフアゲートをカスケード
に接続する必要があり、このバツフアゲートの遅
延時間が集積回路チツプの動作速度を制限した
り、集積回路チツプの消費電力を増加させるとい
う欠点があつた（具体例として８ビツトレジスタ
の制御ゲートに、フアンアウト２のバツフアゲー
トで制御信号を印加すると、バツフアゲート段数
が３、バツフアゲート数が６となる）。第３に出
力ゲート２を大振巾電流を出力できるように構成
し、制御ゲート３の直前で分配することも考えら
れる。ところが、超伝導論理回路にはゲートの出
力が長い配線を伝播した後、他のゲートに入力す
るような系を組むと、この配線のインピーダンス
で出力電流が制限されてしまうという特徴があ
る。このため高集積化をねらつて配線巾を集積回
路チツプの最小パターン巾とすると、配線のイン
ピーダンスが大となつてしまうのでスタテイツク
に設計したような大振巾電流は得られないという
問題があつた。
御回路を構成するには、出力ゲート２をｎケ用意
してｎ本の出力線を配置するという方法が第１に
考えられる。しかしこれでは配線パターンが集積
回路チツプに占める面積が増大し、高集積化が困
難になるばかりである。第２の方法は、制御信号
を直接制御ゲート３に印加するのではなく、多フ
アンアウトのバツフアゲートに１度入力し、この
出力を制御ゲート３に分配することである。しか
しこの場合には、バツフアゲートのフアンアウト
数が小さいと多数のバツフアゲートをカスケード
に接続する必要があり、このバツフアゲートの遅
延時間が集積回路チツプの動作速度を制限した
り、集積回路チツプの消費電力を増加させるとい
う欠点があつた（具体例として８ビツトレジスタ
の制御ゲートに、フアンアウト２のバツフアゲー
トで制御信号を印加すると、バツフアゲート段数
が３、バツフアゲート数が６となる）。第３に出
力ゲート２を大振巾電流を出力できるように構成
し、制御ゲート３の直前で分配することも考えら
れる。ところが、超伝導論理回路にはゲートの出
力が長い配線を伝播した後、他のゲートに入力す
るような系を組むと、この配線のインピーダンス
で出力電流が制限されてしまうという特徴があ
る。このため高集積化をねらつて配線巾を集積回
路チツプの最小パターン巾とすると、配線のイン
ピーダンスが大となつてしまうのでスタテイツク
に設計したような大振巾電流は得られないという
問題があつた。
発明の目的
本発明は、叙上の欠点を除去した新規の発明で
あつて、その目的とする所は、擬似的に直列入力
が可能な電流注入形超伝導論理機能ゲートを提供
することである。
あつて、その目的とする所は、擬似的に直列入力
が可能な電流注入形超伝導論理機能ゲートを提供
することである。
本発明の他の目的は、擬似的に直列入力が可能
な電流注入形超伝導論理機能ゲートを使用するこ
とによつて制御回路を簡単化することである。
な電流注入形超伝導論理機能ゲートを使用するこ
とによつて制御回路を簡単化することである。
以下図面を参照して本発明を詳述する。
発明の構成および作用の説明
以下の説明では第１図の回路において、出力ゲ
ート２と制御ゲート３の間に長い配線があること
を前提とし、この配線のことを伝送線、出力ゲー
ト２を送信ゲートと呼ぶことにする。また制御ゲ
ート３は第１図ではANDゲートであつたが、説
明の簡単化のために、制御信号が印加されるとス
イツチするORゲートのように表現して、これを
受信ゲートと呼ぶことにする。
ート２と制御ゲート３の間に長い配線があること
を前提とし、この配線のことを伝送線、出力ゲー
ト２を送信ゲートと呼ぶことにする。また制御ゲ
ート３は第１図ではANDゲートであつたが、説
明の簡単化のために、制御信号が印加されるとス
イツチするORゲートのように表現して、これを
受信ゲートと呼ぶことにする。
第３図は本発明の１つの実施例であつて、送信
ゲート５の出力は伝送線６を伝播し、入力抵抗７
―１，７―ｎ、および終端抵抗８の抵抗直列回路
９に印加される。それぞれの入力抵抗（代表して
７―ｉ）には、入力ジヨセフソン接合１０―ｉと
受信ゲート１１―ｉの直列回路が、抵抗直列回路
と並列となるように接続されている。
ゲート５の出力は伝送線６を伝播し、入力抵抗７
―１，７―ｎ、および終端抵抗８の抵抗直列回路
９に印加される。それぞれの入力抵抗（代表して
７―ｉ）には、入力ジヨセフソン接合１０―ｉと
受信ゲート１１―ｉの直列回路が、抵抗直列回路
と並列となるように接続されている。
次にこの回路の動作を説明する。送信ゲート５
から制御信号が“１”で出力されると、伝送線６
を伝播してＡ点に到達する。この時点で入力接合
１０―１がゼロ電圧状態にあると、Ａ点から信号
は入力接合１０―１を介して受信ゲート１１―１
に流入し、受信ゲート１１―１を有電圧状態に転
移させる。その後入力接合１０―１が有電圧状態
に転移すると、流入していた電流は入力抵抗７―
２側に流れ出す。次いでＢ点でも同様なことが生
じ、順次受信ゲート１１を有電圧状態に転移させ
ると、最終的に制御信号は終端抵抗８により接地
される。つまり、入力接合１０がゼロ電圧状態で
あると受信ゲート１１に信号が流入し、一度受信
ゲート１１が有電圧状態となると、その後に入力
接合１０も有電圧状態となつて、この受信ゲート
１１を抵抗直列回路９から切り離すように、入力
接合１０は動作する。
から制御信号が“１”で出力されると、伝送線６
を伝播してＡ点に到達する。この時点で入力接合
１０―１がゼロ電圧状態にあると、Ａ点から信号
は入力接合１０―１を介して受信ゲート１１―１
に流入し、受信ゲート１１―１を有電圧状態に転
移させる。その後入力接合１０―１が有電圧状態
に転移すると、流入していた電流は入力抵抗７―
２側に流れ出す。次いでＢ点でも同様なことが生
じ、順次受信ゲート１１を有電圧状態に転移させ
ると、最終的に制御信号は終端抵抗８により接地
される。つまり、入力接合１０がゼロ電圧状態で
あると受信ゲート１１に信号が流入し、一度受信
ゲート１１が有電圧状態となると、その後に入力
接合１０も有電圧状態となつて、この受信ゲート
１１を抵抗直列回路９から切り離すように、入力
接合１０は動作する。
すべての受信ゲート１１が切り離された後は、
抵抗直列回路９の直列抵抗値で伝送線６が終端さ
れることになるので、この直列抵抗値は伝送線の
インピーダンスと等しくなるように選択するのが
有利である。
抵抗直列回路９の直列抵抗値で伝送線６が終端さ
れることになるので、この直列抵抗値は伝送線の
インピーダンスと等しくなるように選択するのが
有利である。
入力接合１０のジヨセフソン電流値は、受信ゲ
ート１１が先に有電圧転移できるようにこの受信
ゲート１１のゼロ電圧閾値よりも大きくなるよう
に選択すべきである。またこの入力接合１０と受
信ゲートの直列回路に入力する電流値（以下、入
力電流値）は入力接合１０のジヨセフソン電流値
よりも大きくなければならない。ところが、入力
接合１０が有電圧状態となつてもこれは有限の抵
抗値となるだけなので、受信ゲート１１―１，１
１―２……が順次有電圧に転移するにつれて、次
の入力接合への入力電流値が減少するのではとい
う危惧がある。しかし、実際的な数値として各入
力抵抗の抵抗値を１―Ω、入力接合１０の有電圧
状態での抵抗値を150Ωとしてキルヒホツプの法
則で計算するとわかるように、受信ゲート１１―
１が転移した後に、Ｂ点から受信ゲート１１―２
に流入する入力電流値は、元の入力電流値の
（150／（150＋１））倍、順次受信ゲート１１が転
移した後に８ケ目の入力接合１０―８への入力電
流値を求めると（23.2／（23.2＋１））倍となる
というように電流の減少は実用上の段数では無視
し得るものとなる。
ート１１が先に有電圧転移できるようにこの受信
ゲート１１のゼロ電圧閾値よりも大きくなるよう
に選択すべきである。またこの入力接合１０と受
信ゲートの直列回路に入力する電流値（以下、入
力電流値）は入力接合１０のジヨセフソン電流値
よりも大きくなければならない。ところが、入力
接合１０が有電圧状態となつてもこれは有限の抵
抗値となるだけなので、受信ゲート１１―１，１
１―２……が順次有電圧に転移するにつれて、次
の入力接合への入力電流値が減少するのではとい
う危惧がある。しかし、実際的な数値として各入
力抵抗の抵抗値を１―Ω、入力接合１０の有電圧
状態での抵抗値を150Ωとしてキルヒホツプの法
則で計算するとわかるように、受信ゲート１１―
１が転移した後に、Ｂ点から受信ゲート１１―２
に流入する入力電流値は、元の入力電流値の
（150／（150＋１））倍、順次受信ゲート１１が転
移した後に８ケ目の入力接合１０―８への入力電
流値を求めると（23.2／（23.2＋１））倍となる
というように電流の減少は実用上の段数では無視
し得るものとなる。
第４図ａ，ｂは本発明の他の実施例を示す。第
３図に図示の実施例では、接続点Ａ，Ｂ，Ｃ，Ｄ
において単一のジヨセフソン接合と単一の受信ゲ
ートの直列回路を接続した例を示したが、第４図
ａにおいては、前記接続点に入力接合と受信ゲー
トの直列回路を複数個接続した例を示す。この回
路では、１入力により制御できる直列接続である
と同時にフアンアウトを多くとれる利点がある。
３図に図示の実施例では、接続点Ａ，Ｂ，Ｃ，Ｄ
において単一のジヨセフソン接合と単一の受信ゲ
ートの直列回路を接続した例を示したが、第４図
ａにおいては、前記接続点に入力接合と受信ゲー
トの直列回路を複数個接続した例を示す。この回
路では、１入力により制御できる直列接続である
と同時にフアンアウトを多くとれる利点がある。
第４図ｂは、入力接合を複数個（ｍ個）のジヨ
セフソン接合の直列接続とした例を示す。
セフソン接合の直列接続とした例を示す。
送信ゲート５には伝送線６のインピーダンスが
高くても大振巾の電流を出力できるようなゲート
が有利である。これには特願昭58―147083（特開
昭60―38927号）「超伝導論理回路」にあるような
出力段としてジヨセフソン接合を複数個直列接続
したゲートが適している。
高くても大振巾の電流を出力できるようなゲート
が有利である。これには特願昭58―147083（特開
昭60―38927号）「超伝導論理回路」にあるような
出力段としてジヨセフソン接合を複数個直列接続
したゲートが適している。
受信ゲート１１には微少な入力でも有電圧状態
に転移するようなゲートが適している。このゲー
トに高マージンの電流注入形ゲートが利用でき、
しかもこのような回路構成では、入力接合１０の
有電圧状態への転移とともに受信ゲート１１が抵
抗直列回路９から切り離されることを考えると、
送信ゲート５側からは、あたかも受信ゲート１１
が磁気結合形ゲートでこれに対し直列出力をはか
つたのと、等価に見える特徴がある。つまり、受
信ゲート１１と入力接合１０とを合わせて、擬似
的に直列入力の可能な超伝導論理ゲートと云うこ
とができる。
に転移するようなゲートが適している。このゲー
トに高マージンの電流注入形ゲートが利用でき、
しかもこのような回路構成では、入力接合１０の
有電圧状態への転移とともに受信ゲート１１が抵
抗直列回路９から切り離されることを考えると、
送信ゲート５側からは、あたかも受信ゲート１１
が磁気結合形ゲートでこれに対し直列出力をはか
つたのと、等価に見える特徴がある。つまり、受
信ゲート１１と入力接合１０とを合わせて、擬似
的に直列入力の可能な超伝導論理ゲートと云うこ
とができる。
それゆえ、送信ゲート５からはただ１本の最小
線巾の配線を配置するだけで、第１図のような制
御回路を構成することができ、高集積化に有利で
ある。
線巾の配線を配置するだけで、第１図のような制
御回路を構成することができ、高集積化に有利で
ある。
なお、本発明で第３図の実施例で入力接合とし
て、１つのジヨセフソン接合を用いているが、こ
れを２つ（複数個）のジヨセフソン接合の直列と
するというような変更は、本発明の技術思想とし
て可能である。
て、１つのジヨセフソン接合を用いているが、こ
れを２つ（複数個）のジヨセフソン接合の直列と
するというような変更は、本発明の技術思想とし
て可能である。
発明の効果
以上説明したように、受信ゲートの前段に入力
接合を配置して、受信ゲートが有電圧転移した後
は、入力接合が有電圧転移して抵抗直列回路から
切り離されるようにした擬似直列入力電流注入形
ゲートを用いた制御回路は、電流注入形ゲートの
高マージンを生かし、しかも、配線数を削減して
高集積化の可能な大きな利点を有する。
接合を配置して、受信ゲートが有電圧転移した後
は、入力接合が有電圧転移して抵抗直列回路から
切り離されるようにした擬似直列入力電流注入形
ゲートを用いた制御回路は、電流注入形ゲートの
高マージンを生かし、しかも、配線数を削減して
高集積化の可能な大きな利点を有する。
第１図は、本発明を適用した超伝導論理回路の
ブロツク図を示す。第２図は、従来の磁気結合形
ゲートを示す。第３図は、本発明の１実施例の回
路図、第４図ａ，ｂは、それぞれ本発明の他の実
施例を示す。 第１図、第３図において、１はシーケンサ回
路、２は出力ゲート、３は制御ゲート、４はレジ
スタ、５は送信ゲート、６は伝送線、７―１，７
―２……７―ｎは入力抵抗、９は抵抗直列回路、
１０―１，１０―２……１０―ｎは入力接合、１
１―１，１１―２……１１―ｎは受信ゲート。
ブロツク図を示す。第２図は、従来の磁気結合形
ゲートを示す。第３図は、本発明の１実施例の回
路図、第４図ａ，ｂは、それぞれ本発明の他の実
施例を示す。 第１図、第３図において、１はシーケンサ回
路、２は出力ゲート、３は制御ゲート、４はレジ
スタ、５は送信ゲート、６は伝送線、７―１，７
―２……７―ｎは入力抵抗、９は抵抗直列回路、
１０―１，１０―２……１０―ｎは入力接合、１
１―１，１１―２……１１―ｎは受信ゲート。
Claims (1)
- 【特許請求の範囲】 １ バイアス電流と入力制御電流が直接流入する
ことにより、超伝導状態から電圧状態に転位する
電流注入形ゲートの複数と、複数個の抵抗と、２
端子を有する複数の入力分離手段とを具え、前記
複数個の抵抗は直列に接続され、それらの抵抗の
接続点に、１個もしくは複数個の上記入力分離手
段の第１の端子が接続され、前記入力分離手段の
第２の端子にそれぞれ前記電流注入形ゲートの入
力端子が接続されたことを特徴とする超伝導論理
回路。 ２ 前記入力分離手段は、単一又は複数個のジヨ
セフソン接合の直列接続であることを特徴とする
前記特許請求の範囲第１項記載の超伝導論理回
路。 ３ 前記電流注入ゲートは、２入力論理機能ゲー
トあり、該ゲートの第１の入力には、伝送線路を
介して他の送信ゲートの出力が接続され、前記ゲ
ートの第２の入力には、データ信号線が接続さ
れ、前記論理機能ゲートの出力にはそれぞれレジ
スタが接続されることを特徴とする前記特許請求
の範囲第１項又は第２項記載の超伝導論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23446683A JPS60125019A (ja) | 1983-12-12 | 1983-12-12 | 超伝導論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23446683A JPS60125019A (ja) | 1983-12-12 | 1983-12-12 | 超伝導論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125019A JPS60125019A (ja) | 1985-07-04 |
| JPH0129445B2 true JPH0129445B2 (ja) | 1989-06-12 |
Family
ID=16971441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23446683A Granted JPS60125019A (ja) | 1983-12-12 | 1983-12-12 | 超伝導論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125019A (ja) |
-
1983
- 1983-12-12 JP JP23446683A patent/JPS60125019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60125019A (ja) | 1985-07-04 |
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