JPH0418486B2 - - Google Patents
Info
- Publication number
- JPH0418486B2 JPH0418486B2 JP61005063A JP506386A JPH0418486B2 JP H0418486 B2 JPH0418486 B2 JP H0418486B2 JP 61005063 A JP61005063 A JP 61005063A JP 506386 A JP506386 A JP 506386A JP H0418486 B2 JPH0418486 B2 JP H0418486B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- input
- control input
- line
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は磁束結合方式のスイツイング制御を行
うジヨセフソンデバイスに係り、特にフアンアウ
ト・フアンインを多くとつた磁束結合型ゲートや
閾値論理動作を行う磁束結合型ゲートに適用して
好適なジヨセフソンデバイスに関する。
うジヨセフソンデバイスに係り、特にフアンアウ
ト・フアンインを多くとつた磁束結合型ゲートや
閾値論理動作を行う磁束結合型ゲートに適用して
好適なジヨセフソンデバイスに関する。
磁束結合型のジヨセフソンゲートは入出力分離
が良好であり、高利得である等の特徴を有してい
る。そして、これを利用した様々なジヨセフソン
回路が作製されている。しかし、制御入力線が高
いインダクタンスを有することによつて種々の問
題が生じている。
が良好であり、高利得である等の特徴を有してい
る。そして、これを利用した様々なジヨセフソン
回路が作製されている。しかし、制御入力線が高
いインダクタンスを有することによつて種々の問
題が生じている。
第１図に、磁束結合型ゲート１０１の出力が、
同様の磁束結合型ゲート１０２及び１０３を負荷
としている場合の接続形態の一例を示す。同図中
伝送線１０４，１０５はそれぞれτ1とτ2の遅延時
間を有するものとする。ゲート１０１の出力信号
はこれらの伝送線上での遅延時間のほか、ゲート
１０２の制御入力線上でも遅延時間τ3の遅延を受
ける。該ゲート１０２の制御入力線のインダクタ
ンスをＬ、伝送線１０４，１０５の特性インピー
ダンスをZoとするとτ3Ｌ／Zoとなる。ゲート
１０１の出力が発生してから、該出力信号がゲー
ト１０２の制御入力線上に到達するまでの時間は
τ1であるが、ゲート１０３の制御入力線上に達す
るまでの時間はτ1＋τ2＋τ3である。磁束結合型ゲ
ートではＬは小さくないのでτ3は無視しえない値
になる。
同様の磁束結合型ゲート１０２及び１０３を負荷
としている場合の接続形態の一例を示す。同図中
伝送線１０４，１０５はそれぞれτ1とτ2の遅延時
間を有するものとする。ゲート１０１の出力信号
はこれらの伝送線上での遅延時間のほか、ゲート
１０２の制御入力線上でも遅延時間τ3の遅延を受
ける。該ゲート１０２の制御入力線のインダクタ
ンスをＬ、伝送線１０４，１０５の特性インピー
ダンスをZoとするとτ3Ｌ／Zoとなる。ゲート
１０１の出力が発生してから、該出力信号がゲー
ト１０２の制御入力線上に到達するまでの時間は
τ1であるが、ゲート１０３の制御入力線上に達す
るまでの時間はτ1＋τ2＋τ3である。磁束結合型ゲ
ートではＬは小さくないのでτ3は無視しえない値
になる。
すなわちフアンアウトを多くとつていくと伝送
線の距離分以上に大きいフアンアウト遅延がかか
る。
線の距離分以上に大きいフアンアウト遅延がかか
る。
また、入力インダクタンスが高いことはフアン
インを多くとろうとする場合にも障害になる。同
一のゲートで多数のフアンインを取る場合、通
常、磁束結合型ゲートでは第２図に示すように相
互に分離された独立の制御入力線を設けることが
行なわれている。同図で磁束結合型ゲート１１１
は制御入力線１１２及び１１３を有し、この制御
入力線は抵抗１１４で独立に終端されている。こ
のような方式では入力線相互間の分離は完全であ
る。しかし、通常３本以上の制御入力線に対して
結合度を均等にとることは困難である。そこで３
以上の入力に対して結合度を均等にとろうとする
場合には第２図に示したようにゲートの制御入力
線の後方に終端抵抗を持つてくるのではなく、第
３図に示すように制御入力線の前方で結合抵抗と
して終端抵抗を用い、複数の入力信号線を束ね
て、合計の入力が制御入力線に注入されるように
する方式が考えられる。同図で磁束結合型ゲート
１２１は制御入力線１２２及び１２３を有し、二
つの制御入力線の一端は接地点１３２で接地され
ている。入力信号線１２４と１２５は抵抗１３０
ａを介して接続点１３１で制御入力線１２３に接
続される。同様に入力信号線１２６と１２７は抵
抗１３０ｂを介して接続点１３１ｂで制御入力線
１２２に接続される。すなわちゲート１２１のフ
アン・インは４となつている。しかし、入力信号
線間の完全な分離は保たれなくなつている。接続
点１３１ａは直流的には接地されているが、高周
波的には制御入力線１２３のインダクタンスが接
地点１３２との間に介在する無視しえないインピ
ーダンスとなる。このためゲート１２８がスイツ
チして発生した出力信号が入力信号線１２４を経
て制御入力線１２３に入力される時に、一部反射
して入力信号線１２５上を戻ると、本来スイツチ
していないゲート１２９をスイツチさせるという
誤動作を引き起こすことがある。すなわち入力信
号線１２４と１２５の間に干渉が生じるのであ
る。
インを多くとろうとする場合にも障害になる。同
一のゲートで多数のフアンインを取る場合、通
常、磁束結合型ゲートでは第２図に示すように相
互に分離された独立の制御入力線を設けることが
行なわれている。同図で磁束結合型ゲート１１１
は制御入力線１１２及び１１３を有し、この制御
入力線は抵抗１１４で独立に終端されている。こ
のような方式では入力線相互間の分離は完全であ
る。しかし、通常３本以上の制御入力線に対して
結合度を均等にとることは困難である。そこで３
以上の入力に対して結合度を均等にとろうとする
場合には第２図に示したようにゲートの制御入力
線の後方に終端抵抗を持つてくるのではなく、第
３図に示すように制御入力線の前方で結合抵抗と
して終端抵抗を用い、複数の入力信号線を束ね
て、合計の入力が制御入力線に注入されるように
する方式が考えられる。同図で磁束結合型ゲート
１２１は制御入力線１２２及び１２３を有し、二
つの制御入力線の一端は接地点１３２で接地され
ている。入力信号線１２４と１２５は抵抗１３０
ａを介して接続点１３１で制御入力線１２３に接
続される。同様に入力信号線１２６と１２７は抵
抗１３０ｂを介して接続点１３１ｂで制御入力線
１２２に接続される。すなわちゲート１２１のフ
アン・インは４となつている。しかし、入力信号
線間の完全な分離は保たれなくなつている。接続
点１３１ａは直流的には接地されているが、高周
波的には制御入力線１２３のインダクタンスが接
地点１３２との間に介在する無視しえないインピ
ーダンスとなる。このためゲート１２８がスイツ
チして発生した出力信号が入力信号線１２４を経
て制御入力線１２３に入力される時に、一部反射
して入力信号線１２５上を戻ると、本来スイツチ
していないゲート１２９をスイツチさせるという
誤動作を引き起こすことがある。すなわち入力信
号線１２４と１２５の間に干渉が生じるのであ
る。
また磁束結合型ゲートを閾値論理ゲートとして
用いようとする場合には他の問題も生じる。第４
図には、入力信号線１４２，１４３，１４４を有
する閾値論理ゲート１４１を示す。閾値論理ゲー
ト１４１は３つの入力のうち２つが到来した時に
スイツチングして、出力信号線１４５に出力を発
生するようにバイアスされているとする。入力信
号線１４２，１４３，１４４からの入力はゲート
１４１の入力インダクタンスにおける反射により
若干のオーバーシユートを有する。閾値論理動作
においてはこのようなオーバーシユートは動作マ
ージンの低下を招く。この間の事情を第５図を用
いて説明する。ここでIAとIB２入力が到来した時
に閾値論理ゲートがスイツチする場合を考える。
第５図に示すようにはじめにオーバーシユート分
IOVを含む信号IAが到来し、次に通常の信号IBが到
来するとする。両信号の定常状態での出力振幅を
ともにΔであるとするとこのゲートの閾値電流
ITHの許容設定範囲は Δ＋IOV＜ITH2Δ であり、本来の許容範囲ΔからIOVの分だけ減少
してしまう。
用いようとする場合には他の問題も生じる。第４
図には、入力信号線１４２，１４３，１４４を有
する閾値論理ゲート１４１を示す。閾値論理ゲー
ト１４１は３つの入力のうち２つが到来した時に
スイツチングして、出力信号線１４５に出力を発
生するようにバイアスされているとする。入力信
号線１４２，１４３，１４４からの入力はゲート
１４１の入力インダクタンスにおける反射により
若干のオーバーシユートを有する。閾値論理動作
においてはこのようなオーバーシユートは動作マ
ージンの低下を招く。この間の事情を第５図を用
いて説明する。ここでIAとIB２入力が到来した時
に閾値論理ゲートがスイツチする場合を考える。
第５図に示すようにはじめにオーバーシユート分
IOVを含む信号IAが到来し、次に通常の信号IBが到
来するとする。両信号の定常状態での出力振幅を
ともにΔであるとするとこのゲートの閾値電流
ITHの許容設定範囲は Δ＋IOV＜ITH2Δ であり、本来の許容範囲ΔからIOVの分だけ減少
してしまう。
なお、１対のジヨセフソン接合とその１対の接
合間を結ぶ主インダクタンスとを含む磁束結合型
デバイスの中において、この主インダクタンスに
並列に接続された抵抗のものが特開昭54−12696
号公報に示されているが、これとは目的・構成・
効果が全く異なる。
合間を結ぶ主インダクタンスとを含む磁束結合型
デバイスの中において、この主インダクタンスに
並列に接続された抵抗のものが特開昭54−12696
号公報に示されているが、これとは目的・構成・
効果が全く異なる。
本発明の目的は磁束結合型ゲートの制御入力線
インダクタンスが大きいことに起因する(1)フアン
アウト遅延が大きいこと(2)フアン・インを多くと
ろうとした場合に入力信号線間の干渉を起こすこ
と、(3)オーバシユートのために閾値論理動作の動
作マージンが低下すること等の問題点を緩和した
磁束結合型ゲートを提供することにある。
インダクタンスが大きいことに起因する(1)フアン
アウト遅延が大きいこと(2)フアン・インを多くと
ろうとした場合に入力信号線間の干渉を起こすこ
と、(3)オーバシユートのために閾値論理動作の動
作マージンが低下すること等の問題点を緩和した
磁束結合型ゲートを提供することにある。
この目的を達成するために本発明ではジヨセフ
ソンデバイスの制御入力線の端子間にダンピング
抵抗を挿入した。すなわち本発明はダンピング抵
抗を制御入力線に並列に挿入したジヨセフソンデ
バイスの構成に特徴がある。
ソンデバイスの制御入力線の端子間にダンピング
抵抗を挿入した。すなわち本発明はダンピング抵
抗を制御入力線に並列に挿入したジヨセフソンデ
バイスの構成に特徴がある。
以下、本発明の一実施例を第６図により説明す
る。第１図と同様に磁束結合型ゲート１０１の出
力がゲート１０２及び１０３を負荷としている。
ここで抵抗１５１が新たにゲート１０２の制御入
力線に並列に装着されている。十分小さな抵抗１
５１の存在によりゲート１０１の出力信号がゲー
ト１０２で受ける遅延τ3が縮まり、ゲート１０３
のスイツチングは早まる。一方ゲート１０２の制
御入力線上に信号電流が立上る時間は遅れるので
１０２のスイツチングは遅れる。
る。第１図と同様に磁束結合型ゲート１０１の出
力がゲート１０２及び１０３を負荷としている。
ここで抵抗１５１が新たにゲート１０２の制御入
力線に並列に装着されている。十分小さな抵抗１
５１の存在によりゲート１０１の出力信号がゲー
ト１０２で受ける遅延τ3が縮まり、ゲート１０３
のスイツチングは早まる。一方ゲート１０２の制
御入力線上に信号電流が立上る時間は遅れるので
１０２のスイツチングは遅れる。
第７図に、第３図と同様な２本の制御入力線１
２２及び１２３のそれぞれに２本の入力信号線が
結合されフアン・インは４となつている磁束結合
型ゲート１２１を示す。第７図では新たに制御入
力線１２２及び１２３に並列に抵抗１５３及び１
５４が装着されている。十分小さな抵抗１５３の
存在により接続点１３１ａと接地点１３２の間の
インピーダンスが下がり、入力信号線間の干渉が
緩和される。すなわち入力信号線１２４から制御
入力線１２３に到来したゲート１２８の出力信号
のうち、入力信号線１２５に反射していく部分の
振幅が減少する。一方制御入力線１２３上に信号
電流が立上る時間は遅れるので１２１のスイツチ
ングは遅れる。
２２及び１２３のそれぞれに２本の入力信号線が
結合されフアン・インは４となつている磁束結合
型ゲート１２１を示す。第７図では新たに制御入
力線１２２及び１２３に並列に抵抗１５３及び１
５４が装着されている。十分小さな抵抗１５３の
存在により接続点１３１ａと接地点１３２の間の
インピーダンスが下がり、入力信号線間の干渉が
緩和される。すなわち入力信号線１２４から制御
入力線１２３に到来したゲート１２８の出力信号
のうち、入力信号線１２５に反射していく部分の
振幅が減少する。一方制御入力線１２３上に信号
電流が立上る時間は遅れるので１２１のスイツチ
ングは遅れる。
第８図には、第４図と同様に入力信号線１４
２，１４３，１４４を有する閾値論理ゲート１４
１を示す。第８図では新たにそれぞれの制御入力
線に並列に抵抗１５５，１５６，１５７が装着さ
れている。これらの抵抗値を十分小さくとること
によりオーバーシユート量IOVを縮めることがで
きる。一方、制御入力線上に信号電流が立上る時
間は遅れるので１４１のスイツチングは遅れる。
２，１４３，１４４を有する閾値論理ゲート１４
１を示す。第８図では新たにそれぞれの制御入力
線に並列に抵抗１５５，１５６，１５７が装着さ
れている。これらの抵抗値を十分小さくとること
によりオーバーシユート量IOVを縮めることがで
きる。一方、制御入力線上に信号電流が立上る時
間は遅れるので１４１のスイツチングは遅れる。
以上述べた３例の効果を総合して応用した回路
の実施例を第９図により説明する。より少数のゲ
ートを用いて単位演算回路を実現する一方式とし
て閾値論理回路がある。第９図はこの閾値論理方
式による加算回路の一例を示す。同図で４２１〜
４２６が本発明の特徴であるダンピング抵抗であ
る。それ以外の部分の詳細は特開昭60−79825号
公報に詳細に記載されている。
の実施例を第９図により説明する。より少数のゲ
ートを用いて単位演算回路を実現する一方式とし
て閾値論理回路がある。第９図はこの閾値論理方
式による加算回路の一例を示す。同図で４２１〜
４２６が本発明の特徴であるダンピング抵抗であ
る。それ以外の部分の詳細は特開昭60−79825号
公報に詳細に記載されている。
抵抗４２１及び４２２はゲート１６５ａ，１６
５a′の制御入力線のインダクタンスに並列に挿入
されることにより、その入力インピーダンスを下
げ、入力信号線３２０〜３２５からの入力信号
が、これらの制御入力線を通過する時のオーバー
シユートを緩和する役割を持つ。同様に抵抗４２
３及び４２４は入力信号線３２０〜３２５からの
入力信号がゲート１６５ｂ及び１６５b′の制御入
力線を通過する時のオーバーシユートを緩和する
役割を持つ。また、抵抗４２５及び４２６は出力
信号線３３３及び３３２を経由した否定側及び肯
定側のキヤリー出力信号がゲート１６５ｂ及び１
６５b′の制御入力線を通過する時のオーバーシユ
ートを緩和する役割を持つ。
５a′の制御入力線のインダクタンスに並列に挿入
されることにより、その入力インピーダンスを下
げ、入力信号線３２０〜３２５からの入力信号
が、これらの制御入力線を通過する時のオーバー
シユートを緩和する役割を持つ。同様に抵抗４２
３及び４２４は入力信号線３２０〜３２５からの
入力信号がゲート１６５ｂ及び１６５b′の制御入
力線を通過する時のオーバーシユートを緩和する
役割を持つ。また、抵抗４２５及び４２６は出力
信号線３３３及び３３２を経由した否定側及び肯
定側のキヤリー出力信号がゲート１６５ｂ及び１
６５b′の制御入力線を通過する時のオーバーシユ
ートを緩和する役割を持つ。
さらに抵抗４２３は接続点４０１と接地点４０
２の間のインピーダンス下げる役割を有し、入力
信号線３２０，３２２，３２４相互間の干渉を緩
和する役割を持つ。抵抗４２４は同様に入力信号
線３２１，３２３，３２５相互間の干渉を緩和す
る役割がある。
２の間のインピーダンス下げる役割を有し、入力
信号線３２０，３２２，３２４相互間の干渉を緩
和する役割を持つ。抵抗４２４は同様に入力信号
線３２１，３２３，３２５相互間の干渉を緩和す
る役割がある。
また、抵抗４２５及び４２６はゲート１６５
a′，１６５ａのスイツチング出力が次第に高速で
伝搬していくのを助ける働きを有する。
a′，１６５ａのスイツチング出力が次第に高速で
伝搬していくのを助ける働きを有する。
本発明の別の実施例を第１０図に示す。本図も
閾値論理方式による１ビツトの加算回路を示すも
のである。本実施例では各ゲートへの信号電流を
流す制御入力線を２本に抑えている。これは３本
以上の制御入力線に対してゲートの閾値特性に対
する結合強度を均等にとることは困難だからであ
る。同図において５０３及び５０６は、制御入力
線数を２本に抑えつつ出力信号３３２，３３３上
を流れるキヤリー信号に２倍の重み付けを行うた
めのゲートであり、１６５ａ，１６５a′，１６５
ｂ，１６５b′の２倍のゲート電流値を供給されて
いる。抵抗５３１，５３２は各信号線の終端抵抗
である。ジヨセフソン接合５５１はこれらの終端
抵抗に並列に接続されて出力電流の立上りを速め
る効果を有する。この動作の詳細は特願昭59−
259128号に詳述されている。抵抗５４１は該ジヨ
セフソン接合５５１とゲート，出力信号線で超電
導ループができてしまい永久電流が残存すること
を防ぐ効果を有する。抵抗５６１〜５６９が本発
明の特徴であるダンピング抵抗である。ダンピン
グ抵抗５６１は入力信号線３２４を経由してゲー
ト１６５ａに入力される制御入力電流がオーバー
シユートを起こすのを緩和する働きがある。ダン
ピング抵抗５６３は入力信号線３２０または３２
２を経由してゲート１６５ａに入力される制御入
力電流が、ダンピング抵抗５６５は、入力信号線
３２０，３２２、または３２４を経由してゲート
１６５ｂに入力される制御入力電流が、ダンピン
グ抵抗５６７はゲート１６５ｂに入力されるゲー
ト５０６の出力からの制御入力電流がそれぞれオ
ーバーシユートを起こすのを緩和する役割があ
る。さらにダンピング抵抗５６３及び５６５は接
続点５７１または５７２と接地点５７３との間の
インピーダンスを下げ入力信号線３２０，３２
２，３２４の各入力信号線間の干渉を緩和する働
きがある。さらにダンピング抵抗５６９はゲート
１６５ａの出力信号が次段に高速で伝搬していく
のを助ける役割がある。ここでダンピング抵抗５
６１〜５６９の値は小さい程、前述した効果は顕
著であるが、ゲートの制御入力線に流れる電流の
立上りが遅れるのでゲートのスイツチングを遅延
させてしまう。ダンピング抵抗５６９もゲート１
６５ａの出力の伝搬は早めるが、ゲート５０３の
出力は逆に遅延させてしまう。
閾値論理方式による１ビツトの加算回路を示すも
のである。本実施例では各ゲートへの信号電流を
流す制御入力線を２本に抑えている。これは３本
以上の制御入力線に対してゲートの閾値特性に対
する結合強度を均等にとることは困難だからであ
る。同図において５０３及び５０６は、制御入力
線数を２本に抑えつつ出力信号３３２，３３３上
を流れるキヤリー信号に２倍の重み付けを行うた
めのゲートであり、１６５ａ，１６５a′，１６５
ｂ，１６５b′の２倍のゲート電流値を供給されて
いる。抵抗５３１，５３２は各信号線の終端抵抗
である。ジヨセフソン接合５５１はこれらの終端
抵抗に並列に接続されて出力電流の立上りを速め
る効果を有する。この動作の詳細は特願昭59−
259128号に詳述されている。抵抗５４１は該ジヨ
セフソン接合５５１とゲート，出力信号線で超電
導ループができてしまい永久電流が残存すること
を防ぐ効果を有する。抵抗５６１〜５６９が本発
明の特徴であるダンピング抵抗である。ダンピン
グ抵抗５６１は入力信号線３２４を経由してゲー
ト１６５ａに入力される制御入力電流がオーバー
シユートを起こすのを緩和する働きがある。ダン
ピング抵抗５６３は入力信号線３２０または３２
２を経由してゲート１６５ａに入力される制御入
力電流が、ダンピング抵抗５６５は、入力信号線
３２０，３２２、または３２４を経由してゲート
１６５ｂに入力される制御入力電流が、ダンピン
グ抵抗５６７はゲート１６５ｂに入力されるゲー
ト５０６の出力からの制御入力電流がそれぞれオ
ーバーシユートを起こすのを緩和する役割があ
る。さらにダンピング抵抗５６３及び５６５は接
続点５７１または５７２と接地点５７３との間の
インピーダンスを下げ入力信号線３２０，３２
２，３２４の各入力信号線間の干渉を緩和する働
きがある。さらにダンピング抵抗５６９はゲート
１６５ａの出力信号が次段に高速で伝搬していく
のを助ける役割がある。ここでダンピング抵抗５
６１〜５６９の値は小さい程、前述した効果は顕
著であるが、ゲートの制御入力線に流れる電流の
立上りが遅れるのでゲートのスイツチングを遅延
させてしまう。ダンピング抵抗５６９もゲート１
６５ａの出力の伝搬は早めるが、ゲート５０３の
出力は逆に遅延させてしまう。
ここでゲート１６５ａ，１６５a′，１６５ｂ，
１６５b′は第１１図に構成を、第１２にシンボル
を示した２接合干渉型ゲートである。同図で６０
１はゲート電流入力端子、６０２は出力電流線、
６０３は制御入力線である。６０４はインダクタ
ンスであり６０３を流れる信号電流と磁気的に結
合している。６０５，６０６はジヨセフソン接合
である。第１１図の制御入力線６０３の１本は直
流バイアスに用いられこれは第１２図では省略さ
れている。
１６５b′は第１１図に構成を、第１２にシンボル
を示した２接合干渉型ゲートである。同図で６０
１はゲート電流入力端子、６０２は出力電流線、
６０３は制御入力線である。６０４はインダクタ
ンスであり６０３を流れる信号電流と磁気的に結
合している。６０５，６０６はジヨセフソン接合
である。第１１図の制御入力線６０３の１本は直
流バイアスに用いられこれは第１２図では省略さ
れている。
以下、ダンピング抵抗の効果を定量的に示すた
めに数値例を示す。ゲート１６５ａ，１６５a′，
１６５ｂ，１６５b′においてはインダクタンス６
０４は１PH、ジヨセフソン接合６０５は接合電流
値0.28ｍＡ、ジヨセフソン接合６０６は同0.70ｍ
Ａであり、ゲート５０３，５０６においてはイン
ダクタンス６０４は0.5PH、ジヨセフソン接合６
０５は0.56ｍＡ、ジヨセフソン接合６０６は1.40
ｍＡである。これらの素子はNbN／Pb合金プロ
セスを用いて、最小加工寸法1.5μｍのリングラフ
イ技術のもとで作成されるものである。終端抵抗
５３１は3.4Ω、５３２は1.7Ω、５４１は0.1Ωで
ある。ダンピング抵抗は例えば、５６１は
11.4Ω、５３３，５６５，５６７は1.4Ω、５６９
は5.7Ωに設定すればよいが回路に求める仕様に
より様々な値を選ぶことができる。
めに数値例を示す。ゲート１６５ａ，１６５a′，
１６５ｂ，１６５b′においてはインダクタンス６
０４は１PH、ジヨセフソン接合６０５は接合電流
値0.28ｍＡ、ジヨセフソン接合６０６は同0.70ｍ
Ａであり、ゲート５０３，５０６においてはイン
ダクタンス６０４は0.5PH、ジヨセフソン接合６
０５は0.56ｍＡ、ジヨセフソン接合６０６は1.40
ｍＡである。これらの素子はNbN／Pb合金プロ
セスを用いて、最小加工寸法1.5μｍのリングラフ
イ技術のもとで作成されるものである。終端抵抗
５３１は3.4Ω、５３２は1.7Ω、５４１は0.1Ωで
ある。ダンピング抵抗は例えば、５６１は
11.4Ω、５３３，５６５，５６７は1.4Ω、５６９
は5.7Ωに設定すればよいが回路に求める仕様に
より様々な値を選ぶことができる。
たとえば、抵抗５６１の値が第１０図の回路全
体を前段の出力信号線３３２が次段の入力信号線
３２４に接続するように多段接続した場合に動作
にどのような影響を与えるかをみる。入力信号線
３２４からの入力がゲート１６５ａの制御入力線
上で起こすオーバーシユートの量をIOVとする。
前段の入力信号線３２４に入力が到達してから前
段の出力信号線３３２を経て次第の入力信号線３
２４に入力が到達するまでの遅延時間をTCCとす
る。５６１の抵抗値に対してTCC，IOVの変化を第
１３図に示す。５６１の抵抗値を増していくと
IOVが増加する代りにTCCが減少することがわか
る。このため動作マージンを重視する場合にはこ
の抵抗値を低目にとり、動作速度を重視する場合
には高目にとればよい。
体を前段の出力信号線３３２が次段の入力信号線
３２４に接続するように多段接続した場合に動作
にどのような影響を与えるかをみる。入力信号線
３２４からの入力がゲート１６５ａの制御入力線
上で起こすオーバーシユートの量をIOVとする。
前段の入力信号線３２４に入力が到達してから前
段の出力信号線３３２を経て次第の入力信号線３
２４に入力が到達するまでの遅延時間をTCCとす
る。５６１の抵抗値に対してTCC，IOVの変化を第
１３図に示す。５６１の抵抗値を増していくと
IOVが増加する代りにTCCが減少することがわか
る。このため動作マージンを重視する場合にはこ
の抵抗値を低目にとり、動作速度を重視する場合
には高目にとればよい。
次に抵抗５６３の値が、第１０図の回路全体を
前段の出力信号線３３２が次段の入力信号線３２
０に接続するように多段接続した場合に動作にど
のような影響を与えるかをみる。前段の入力信号
線３２０に入力が到達してから次第の入力信号線
３２０に入力が到達するまでの遅延時間をTSCと
する。また入力信号３２０に入力が到達した場
合、必ず入力信号線３２２上に信号電流の逆流が
起こるが、その振幅をIreとする。５６３の抵抗
値に対してTSC，Ireの変化を第１４図に示す。５
６３の抵抗値を増していくとIreが増す代りにTSC
が減少することがわかる。このため動作マージン
を重視する場合にはこの抵抗値を低目にとり動作
速度を重視する場合には高目にとればよい。
前段の出力信号線３３２が次段の入力信号線３２
０に接続するように多段接続した場合に動作にど
のような影響を与えるかをみる。前段の入力信号
線３２０に入力が到達してから次第の入力信号線
３２０に入力が到達するまでの遅延時間をTSCと
する。また入力信号３２０に入力が到達した場
合、必ず入力信号線３２２上に信号電流の逆流が
起こるが、その振幅をIreとする。５６３の抵抗
値に対してTSC，Ireの変化を第１４図に示す。５
６３の抵抗値を増していくとIreが増す代りにTSC
が減少することがわかる。このため動作マージン
を重視する場合にはこの抵抗値を低目にとり動作
速度を重視する場合には高目にとればよい。
次に抵抗５６９の値が第１０図の回路全体を前
段の出力信号線３３２または出力信号線３３１が
次段の入力信号線３２４になるように多段接続し
た場合に動作にどのような影響を与えるかをみ
る。前段の入力信号線３２４に入力が到達してか
ら前段の出力信号線３３２を経て次段の入力信号
線３２４に入力が到達するまでの遅延時間をTCC
とする。また入力信号線３２４に入力が到達して
から前段の出力信号線３３１を経て次段の入力信
号線３２４に入力が到達するまでの遅延時間を
TCSとする。５６９の抵抗値に対してTCC，TCSの
変化を第１５図に示す。５６９の抵抗値を増して
いくとTCCが増す代りにTCSが減少することがわ
かる。このため回路システム全体としてTCCを速
くする必要がある場合にはこの抵抗値を低目にと
りTCSを速くする必要がある場合には高目にとれ
ばよい。
段の出力信号線３３２または出力信号線３３１が
次段の入力信号線３２４になるように多段接続し
た場合に動作にどのような影響を与えるかをみ
る。前段の入力信号線３２４に入力が到達してか
ら前段の出力信号線３３２を経て次段の入力信号
線３２４に入力が到達するまでの遅延時間をTCC
とする。また入力信号線３２４に入力が到達して
から前段の出力信号線３３１を経て次段の入力信
号線３２４に入力が到達するまでの遅延時間を
TCSとする。５６９の抵抗値に対してTCC，TCSの
変化を第１５図に示す。５６９の抵抗値を増して
いくとTCCが増す代りにTCSが減少することがわ
かる。このため回路システム全体としてTCCを速
くする必要がある場合にはこの抵抗値を低目にと
りTCSを速くする必要がある場合には高目にとれ
ばよい。
以上説明したごとく本発明によるジヨセフソン
デバイスを用いると (1)フアンアウト遅延が小さく、(2)フアンインを
多くとつても入力信号線間の干渉が小さく、(3)オ
ーバーシユートによる閾値論理動作のマージン低
下が少ない磁束結合型ゲートを提供することがで
きる。
デバイスを用いると (1)フアンアウト遅延が小さく、(2)フアンインを
多くとつても入力信号線間の干渉が小さく、(3)オ
ーバーシユートによる閾値論理動作のマージン低
下が少ない磁束結合型ゲートを提供することがで
きる。
第１図はフアンアウトを２とした従来の磁束結
合型ゲートの接続形態を示す図、第２図はフアン
インを２とした従来の磁束結合型ゲートの接続形
態を示す図、第３図はフアンインを４とした従来
の磁束結合型ゲートの接続形態を示す図、第４図
は従来の閾値論理ゲートの構成を示す図、第５図
は従来の閾値論理ゲートの入力信号を示す図、第
６図は本発明の一実施例を示す図、第７図，第８
図は本発明の他の実施例を示す図、第９図は本発
明のジヨセフソンデバイスを用いた閾値論理方式
による加算回路１ビツトの構成を示す図、第１０
図は第９図の別の構成による閾値論理方式の加算
回路１ビツトに本発明のジヨセフソンデバイスを
用いたものを示す図、第１１図は第１０図の回路
で使用されている２接合干渉型ゲートの回路図、
第１２図は第１１図に示したゲートのシンボル
図、第１３図はダンピング抵抗５６１と値と第１
０図の加算回路中の１ルートの遅延時間及び１つ
の入力制御線上において示すオーバーシユート量
との関係を示す図、第１４図はダンピング抵抗５
６３の値と第１０図の加算回路中の１ルートの遅
延時間及び別の入力信号線へ戻る反射電流振幅と
の関係を示す図、第１５図はダンピング抵抗５６
９の値と第１０の加算回路の２ルートの遅延時間
との関係を示す図である。
合型ゲートの接続形態を示す図、第２図はフアン
インを２とした従来の磁束結合型ゲートの接続形
態を示す図、第３図はフアンインを４とした従来
の磁束結合型ゲートの接続形態を示す図、第４図
は従来の閾値論理ゲートの構成を示す図、第５図
は従来の閾値論理ゲートの入力信号を示す図、第
６図は本発明の一実施例を示す図、第７図，第８
図は本発明の他の実施例を示す図、第９図は本発
明のジヨセフソンデバイスを用いた閾値論理方式
による加算回路１ビツトの構成を示す図、第１０
図は第９図の別の構成による閾値論理方式の加算
回路１ビツトに本発明のジヨセフソンデバイスを
用いたものを示す図、第１１図は第１０図の回路
で使用されている２接合干渉型ゲートの回路図、
第１２図は第１１図に示したゲートのシンボル
図、第１３図はダンピング抵抗５６１と値と第１
０図の加算回路中の１ルートの遅延時間及び１つ
の入力制御線上において示すオーバーシユート量
との関係を示す図、第１４図はダンピング抵抗５
６３の値と第１０図の加算回路中の１ルートの遅
延時間及び別の入力信号線へ戻る反射電流振幅と
の関係を示す図、第１５図はダンピング抵抗５６
９の値と第１０の加算回路の２ルートの遅延時間
との関係を示す図である。
Claims (1)
- １ 第１の端子から第２の端子に至る超伝導路を
制御入力線とし、該制御入力線の発生する磁場に
よつて第３の端子と第４の端子との間に挿入され
た、インダクタンスで相互に接続された複数のジ
ヨセフソン接合のスイツチングを制御するジヨセ
フソンデバイスにおいて、上記複数のジヨセフソ
ン接合の制御入力線の前段側のジヨセフソン接合
において、上記制御入力線と並列にダンピング抵
抗を設けたことを特徴とするジヨセフソンデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005063A JPS62164313A (ja) | 1986-01-16 | 1986-01-16 | ジヨセフソンデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005063A JPS62164313A (ja) | 1986-01-16 | 1986-01-16 | ジヨセフソンデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164313A JPS62164313A (ja) | 1987-07-21 |
| JPH0418486B2 true JPH0418486B2 (ja) | 1992-03-27 |
Family
ID=11600935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005063A Granted JPS62164313A (ja) | 1986-01-16 | 1986-01-16 | ジヨセフソンデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62164313A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187666A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 超電導並列処理プロセッサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124778A (ja) * | 1982-12-30 | 1984-07-18 | Fujitsu Ltd | ジヨセフソン論理和回路 |
-
1986
- 1986-01-16 JP JP61005063A patent/JPS62164313A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164313A (ja) | 1987-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU2018364955B2 (en) | Large fan-in RQL gates | |
| CA3072188C (en) | Two-input two-output superconducting gate | |
| EP3711165A1 (en) | Josephson and/or gate | |
| US4482821A (en) | Superconductive logic circuit | |
| JPH0418486B2 (ja) | ||
| US4611132A (en) | Circuit utilizing Josephson effect | |
| JPH0437447B2 (ja) | ||
| JP3931759B2 (ja) | 超電導分周回路 | |
| JPH0262967B2 (ja) | ||
| US4538077A (en) | Circuit utilizing Josephson effect | |
| JPH0445009B2 (ja) | ||
| JPS6157738B2 (ja) | ||
| JPH09312425A (ja) | 超電導論理回路 | |
| JP2660042B2 (ja) | 半導体論理集積回路 | |
| JPS6334657B2 (ja) | ||
| JPS61230426A (ja) | ジヨセフソン直結型否定回路 | |
| JPH0129445B2 (ja) | ||
| JPS61262321A (ja) | ジヨセフソン抵抗結合型否定回路 | |
| JPH0515086B2 (ja) | ||
| JPH0378008B2 (ja) | ||
| JPH0235817A (ja) | バス回路 | |
| JPH0445008B2 (ja) | ||
| JPS62102620A (ja) | 超電導ドライバ回路 | |
| JPS6157739B2 (ja) | ||
| JPH0544203B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |