JPH01295301A - アナログ／デジタル変換回路 - Google Patents
アナログ／デジタル変換回路Info
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- JPH01295301A JPH01295301A JP12544588A JP12544588A JPH01295301A JP H01295301 A JPH01295301 A JP H01295301A JP 12544588 A JP12544588 A JP 12544588A JP 12544588 A JP12544588 A JP 12544588A JP H01295301 A JPH01295301 A JP H01295301A
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- Japan
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- signal
- shift
- analog
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- digital
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、マイクロプロセッサを用いて電動機の速度
制御を行うデジタル入力端子等において、電流・電圧な
どのアナログ信号を絶縁しかつデジタル信号に変換する
アナログ／デジタル変換回路に関するもので、 特に変換速度を落すことなく安価に構成し得るようにし
たアナログ／デジタル変換回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理“０”、“１”、論理もしくはレベ
ル゛Ｈ”、”Ｌ″はそれぞれ単に′“０”、“１′°、
ｕ ＨＮ 、 ＩＩ Ｌ １１と記すものとする。
制御を行うデジタル入力端子等において、電流・電圧な
どのアナログ信号を絶縁しかつデジタル信号に変換する
アナログ／デジタル変換回路に関するもので、 特に変換速度を落すことなく安価に構成し得るようにし
たアナログ／デジタル変換回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理“０”、“１”、論理もしくはレベ
ル゛Ｈ”、”Ｌ″はそれぞれ単に′“０”、“１′°、
ｕ ＨＮ 、 ＩＩ Ｌ １１と記すものとする。
この種の従来回路例を第３図、第４図に示す。
この第３図の回路では、アナログ入力信号６０１をアナ
ログバッフ１回路１１に入力したのち、アナログ絶縁回
路１２にて絶縁し、その後アナログ／デジタル変換回路
（以下Ａ／Ｄ変換回路と称する）１３にてデジタル信号
１４０１に変換している。 また第４図の回路では、アナログ入力信号６０１を電圧
／周波数変換回路（Ｖ／Ｆ変換回路）２１にて周波数に
変換し、パルス絶縁回路２２でパルス絶縁した後、カウ
ンタ２３にて計測してその計測値を保持回路２４に保持
し、デジタル信号２３０１を得ている。
ログバッフ１回路１１に入力したのち、アナログ絶縁回
路１２にて絶縁し、その後アナログ／デジタル変換回路
（以下Ａ／Ｄ変換回路と称する）１３にてデジタル信号
１４０１に変換している。 また第４図の回路では、アナログ入力信号６０１を電圧
／周波数変換回路（Ｖ／Ｆ変換回路）２１にて周波数に
変換し、パルス絶縁回路２２でパルス絶縁した後、カウ
ンタ２３にて計測してその計測値を保持回路２４に保持
し、デジタル信号２３０１を得ている。
しかしながら第３図の回路では、アナログ入力信号６０
１である電流・電圧などの瞬時値を希望する時間に殆ど
遅れなしに（Ａ／Ｄ変換回路１３の変換時間の僅かな遅
れはある）デジタル信号に変換できるという特長がある
が、アナログ絶縁回路１２゜Ａ／Ｄ変換回路１３が高価
であり安価な装置には適用できないという欠点があった
。 また第４図の回路では、第３図のようなアナログ絶縁回
路１２． Ａ／Ｄ変換回路Ｉ３を使用せず、パルス絶縁
しているので安価であるが、カウンタ２３でパルス計測
するために一定の計測時間が必要であり、しかも計数後
のデジタル信号２３０１は計数期間内でのアナログ信号
の平均値であるため、瞬時値が検出できず、また検出時
間に遅れがあるという欠点があった。 そこで本発明の課題は、Ｄ／Ａ変換手段のデジタル入力
端子を最上位桁から下位桁に向い順次１つづつ選択して
シフト信号を与えつつ、このＤ／Ａ変換手段のアナログ
出力信号をＡ／Ｄ変換対象のアナログ入力信号と比較す
る方式を用いることにより、アナログ入力信号の瞬時値
を検出時間の遅れなく、シかも絶縁してデジタル信号に
変換できる安価なアナログ／デジタル変換回路を提供す
ることにある。
１である電流・電圧などの瞬時値を希望する時間に殆ど
遅れなしに（Ａ／Ｄ変換回路１３の変換時間の僅かな遅
れはある）デジタル信号に変換できるという特長がある
が、アナログ絶縁回路１２゜Ａ／Ｄ変換回路１３が高価
であり安価な装置には適用できないという欠点があった
。 また第４図の回路では、第３図のようなアナログ絶縁回
路１２． Ａ／Ｄ変換回路Ｉ３を使用せず、パルス絶縁
しているので安価であるが、カウンタ２３でパルス計測
するために一定の計測時間が必要であり、しかも計数後
のデジタル信号２３０１は計数期間内でのアナログ信号
の平均値であるため、瞬時値が検出できず、また検出時
間に遅れがあるという欠点があった。 そこで本発明の課題は、Ｄ／Ａ変換手段のデジタル入力
端子を最上位桁から下位桁に向い順次１つづつ選択して
シフト信号を与えつつ、このＤ／Ａ変換手段のアナログ
出力信号をＡ／Ｄ変換対象のアナログ入力信号と比較す
る方式を用いることにより、アナログ入力信号の瞬時値
を検出時間の遅れなく、シかも絶縁してデジタル信号に
変換できる安価なアナログ／デジタル変換回路を提供す
ることにある。
前記の課題を解決するために本発明の回路は、ｒクロツ
タ信号（１０２など）を発生するクロック発生手段（１
など）、 このクロック信号を受取るごとにＤ／Ａ変換手段（５な
ど）へのデジタル入力端子を最上位桁から下位桁へ向い
順次１つづつ選択して、この選択された入力端子へ（“
１”など）（２）シフト信号（２００など）を（論理和
手段４などを介して）与えるシフト信号発生手段（２な
ど）、 前記Ｄ／Ａ変換手段のアナログ出力信号（５ａなど）と
Ａ／Ｄ変換の対象となるアナログ入力信号（６０１など
）とを比較し、前者が後者より小であるか否かに応じて
それぞれ（“ｌ”、“０”など）の比較信号（６ａなど
）を出力する比較手段（６など）、 前記Ｄ／Ａ変換手段の前記デジタル入力端子の各々に対
応して設けられ、前記比較信号を前記シフト信号発生手
段からの対応する前記シフト信号によって保持すると共
に、この保持したビットデータを対応する前記デジタル
入力端子へ（論理和手段４などを介して）与える比較信
号保持手段（３など）、 前記比較信号を前記クロック信号を受取るごとにシフト
しながら保持するシフト保持手段（７など）、 前記クロック発生手段と前記シフト信号発生手段との間
に設けられ、前者から後者に与えられる前記クロック信
号を電位絶縁して（クロック信号９８などとして）伝達
する第１のパルス絶縁手段（９など）、 前記比較手段と前記シフト保持手段との間に設けられ、
前者から後者に与えられる前記比較信号を電位絶縁して
伝達する第２のパルス絶縁手段（１０など）、 を備え、 前記Ｄ／Ａ変換手段の前記デジタル入力端子の最下位桁
までの前記シフト信号に基づいて、前記シフト保持手段
に保持されたデータを前記アナログ入力信号のデジタル
変換値とするように１するものとする。
タ信号（１０２など）を発生するクロック発生手段（１
など）、 このクロック信号を受取るごとにＤ／Ａ変換手段（５な
ど）へのデジタル入力端子を最上位桁から下位桁へ向い
順次１つづつ選択して、この選択された入力端子へ（“
１”など）（２）シフト信号（２００など）を（論理和
手段４などを介して）与えるシフト信号発生手段（２な
ど）、 前記Ｄ／Ａ変換手段のアナログ出力信号（５ａなど）と
Ａ／Ｄ変換の対象となるアナログ入力信号（６０１など
）とを比較し、前者が後者より小であるか否かに応じて
それぞれ（“ｌ”、“０”など）の比較信号（６ａなど
）を出力する比較手段（６など）、 前記Ｄ／Ａ変換手段の前記デジタル入力端子の各々に対
応して設けられ、前記比較信号を前記シフト信号発生手
段からの対応する前記シフト信号によって保持すると共
に、この保持したビットデータを対応する前記デジタル
入力端子へ（論理和手段４などを介して）与える比較信
号保持手段（３など）、 前記比較信号を前記クロック信号を受取るごとにシフト
しながら保持するシフト保持手段（７など）、 前記クロック発生手段と前記シフト信号発生手段との間
に設けられ、前者から後者に与えられる前記クロック信
号を電位絶縁して（クロック信号９８などとして）伝達
する第１のパルス絶縁手段（９など）、 前記比較手段と前記シフト保持手段との間に設けられ、
前者から後者に与えられる前記比較信号を電位絶縁して
伝達する第２のパルス絶縁手段（１０など）、 を備え、 前記Ｄ／Ａ変換手段の前記デジタル入力端子の最下位桁
までの前記シフト信号に基づいて、前記シフト保持手段
に保持されたデータを前記アナログ入力信号のデジタル
変換値とするように１するものとする。
この発明は、デジタル／アナログ変換手段（以下Ｄ／Ａ
変換手段と称する）のデジタル入力のＭＳ Ｂ （Ｍｏ
ｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ ：最有意ビッ
トつまり最上位桁）から下位桁に向い順次“Ｉ ＩＩに
して、このＤ／Ａ変換手段のアナログ出力信号とＡ／Ｄ
変換対象のアナログ入力信号との比較結果から“Ｉ Ｉ
Ｉにセットしたビットのデータを決定する比較動作（す
なわちＤ／Ａ変換手段のアナログ出力信号が前記アナロ
グ入力信号より小さい場合は“１”、大きい場合は“０
”と決定して次のＭＳＢを“１″または“θ°゛にセッ
トする）を繰返すことにより、アナログ信号をディジタ
ル信号に変換できる点に着目し、一定のクロックを発生
するクロツタ発生手段、その信号を受取るごとにＤ／Ａ
変換手段の入力ＭＳＢから順次“１°゛にしていくシフ
ト信号を発生するシフト信号発生手段、Ｄ／Ａ変換手段
の出力信号とアナログ入力信号を比較する比較手段、そ
の比較信号を前記シフト信号発生手段の信号にて保持し
て各ビットのデータを決定していく比較信号保持手段、
前記比較手段からの信号を前記クロック発生手段の信号
を受取るごとにシフトしながら保持するシフト保持手段
を ゛設け、Ｄ／Ａ変換手段の全てのビットの比較動
作が終了するとアナログ入力信号のＡ／Ｄ変換結果のデ
ジタル信号がシフト保持手段に保持されるようにすると
ともに、クロック発生手段とシフト信号発生手段との間
、および比較手段とシフト保持手段との間にそれぞれパ
ルス絶縁手段を設けることにより、アナログ信号の瞬時
値を検出時間の遅れなく、しかも絶縁してデジタル信号
に変換する安価なアナログ／デジタル変換回路を得よう
とするものである。
変換手段と称する）のデジタル入力のＭＳ Ｂ （Ｍｏ
ｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ ：最有意ビッ
トつまり最上位桁）から下位桁に向い順次“Ｉ ＩＩに
して、このＤ／Ａ変換手段のアナログ出力信号とＡ／Ｄ
変換対象のアナログ入力信号との比較結果から“Ｉ Ｉ
Ｉにセットしたビットのデータを決定する比較動作（す
なわちＤ／Ａ変換手段のアナログ出力信号が前記アナロ
グ入力信号より小さい場合は“１”、大きい場合は“０
”と決定して次のＭＳＢを“１″または“θ°゛にセッ
トする）を繰返すことにより、アナログ信号をディジタ
ル信号に変換できる点に着目し、一定のクロックを発生
するクロツタ発生手段、その信号を受取るごとにＤ／Ａ
変換手段の入力ＭＳＢから順次“１°゛にしていくシフ
ト信号を発生するシフト信号発生手段、Ｄ／Ａ変換手段
の出力信号とアナログ入力信号を比較する比較手段、そ
の比較信号を前記シフト信号発生手段の信号にて保持し
て各ビットのデータを決定していく比較信号保持手段、
前記比較手段からの信号を前記クロック発生手段の信号
を受取るごとにシフトしながら保持するシフト保持手段
を ゛設け、Ｄ／Ａ変換手段の全てのビットの比較動
作が終了するとアナログ入力信号のＡ／Ｄ変換結果のデ
ジタル信号がシフト保持手段に保持されるようにすると
ともに、クロック発生手段とシフト信号発生手段との間
、および比較手段とシフト保持手段との間にそれぞれパ
ルス絶縁手段を設けることにより、アナログ信号の瞬時
値を検出時間の遅れなく、しかも絶縁してデジタル信号
に変換する安価なアナログ／デジタル変換回路を得よう
とするものである。
次に第１図および第２図に基づいて本発明の詳細な説明
する。第１図はこの発明の一実施例としての構成を、第
２図は第１図の各部の信号のタイミングそれぞれを示す
。 第１図においてクロック発生手段１の出力としてのクロ
ック信号１０２は一方では直接、シフト保持手段７に与
えられると共に、他方ではパルス絶縁手段９を介しクロ
ック信号９ａとしてシフト信号発生手段２およびリセッ
ト手段８に与えられる。 シフト信号発生手段２の出力信号としてのシフト信号２
００（２０１，２０２〜２Ｏｎ）は、それぞれその信号
に対応する比較信号保持手段３ （３１，３２〜３ｎ）
および論理和手段４ （４１，４２〜４ｎ）に接続され
ている。 なおここでｎの値はＤ／Ａ変換手段５へのデジタル入力
端子の数としての桁数（ビット数、例えば１２個）に等
しい。 前記論理和手段４１〜４ｎは、それぞれシフト信号発生
手段２の出力信号（シフト信号）２０１〜２Ｏｎと比較
信号保持手段３の出力信号としての保持信号３００（３
０１，３０２〜３０ｎ）との論理和処理した結果をＤ／
Ａ変換手段５に与えている。Ｄ／Ａ変換手段５のアナロ
グ出力信号５ａはＡ／Ｄ変換の対象としてのアナログ入
力信号６０１と比較手段６にて大小比較され、その結果
としての比較信号６ａが各比較信号保持手段３１〜３ｎ
にて保持される。シフト保持手段７には、パルス絶縁手
段１０を経由した比較手段６の比較出力信号６ａとクロ
ック発生手段ｌのクロック信号１０２とが与えられてい
る。 次に第２図を参照しつつ第１図の動作を説明する。変換
動作が行われていない時はクロック発生手段ｌからのパ
ルス信号が発生していないので、リセット手段８は“Ｌ
″のリセット信号８０１（第２図（２））を出力し、シ
フト信号発生手段２．比較信号保持手段３をリセットし
、これらの出力信号を全て“０”にしている（第２図、
時点ｔ１以前）。 いま第２図、時点ｔ１においてクロック発生手段１に図
外のマイクロプロセッサなどから起動信号１０１が与え
られたとすると、クロック発生手段ｌは一定の時間間隔
で一定のパルス数のパルス列からなるクロック信号１０
２（第２図（１））を出力する。 このクロック信号１０２により、リセット手段８はその
出力としてのリセット信号８０１を“Ｈ”としてリセッ
ト状態を解除し、シフト信号発生手段２はクロック発生
手段１からのパルス絶縁されたクロック信号９ａを受取
るごとに第２図（３）〜（６）のように順次、各シフト
信号２０１〜２０ｎを発生し、Ｄ／Ａ変換手段５へのデ
ジタル入力端子のＭＳＢから順次１つづつ下位の桁を選
択して“１”を入力していく、これによりＤ／Ａ変換手
段５は、その時々のデジタル入力データに対応するアナ
ログ出力信号５ａを発生し、比較手段６はこのアナログ
出力信号５ａとアナログ入力信号６０１との大小比較を
行い、Ｄ／Ａ変換手段のアナログ出力信号５ａがアナロ
グ入力信号６０１より小さい場合は、“１”、大きい場
合は“０”を発生し、比較信号保持手段３はシフト信号
発生手段２のシフト信号２００の立上がり時にこれらの
ビットデータを次々に保持する。この比較信号保持手段
３に保持された“１”のビットデータは論理和手段４を
介してＤ／Ａ変換手段５の対応する桁に入力されるので
、Ｄ／Ａ変換手段５へは、この保持手段３に保持された
ビットデータと、その下位桁側に順次入力されるシフト
信号２００に基づくビットデータとが入力され、変換手
段５はこの組合された入力ビツトデータに対応するアナ
ログ信号５ａを出力する。 このようにして最下位桁のシフト信号２Ｏｎに基づく比
較手段６の出力６ａによって比較信号保持手段３ｎに必
要なビットデータが保持されたときは、比較信号保持手
段３１〜３ｎはそれぞれアナログ入力信号６０１のＡ／
Ｄ変換値についての、最上位桁から最下位桁までの各桁
のビットデータを順次。 １つづつ保持することになる。 他方、シフト保持手段はクロック信号１０２の入力のつ
ど、その出力信号としてのシフト保持信号７００ （７
０１〜？Ｏｎ）についての最上位桁（ＭＳＢ）から順次
、下位桁を１つづつ選択すると同時に、クロック信号１
０２の立下がり時に、パルス絶縁手段１０を介して入力
した比較手段６の比較結果６ａを当該時点における前記
選択桁のビットデータとして保持する。 従ってこのシフト保持手段７から出力されるシフト保持
信号７０１〜７０ｎは最終的には比較信号保持手段３の
保持内容、つまり保持信号３０１〜３０ｎに等しく、こ
れはアナログ入力信号６０１のＡ／Ｄ変換値にほかなら
ない。 この場合、Ａ／Ｄ変換に要する時間は、シフト信号発生
手段２が全てのビット信号を出力する時間（すなわち１
２ビツトのデジタル信号であれば１２回のシフト動作を
行う時間であり、これはＤ／Ａ変換手段の変換時間によ
って左右される）であり、通常は多くても１００〜２０
０μｓｅｃ程度であるためほとんど問題にならない。 以上の動作により、アナログ入力信号６０１のＡ／Ｄ変
換結果がシフト保持手段７に保持されるため、電流・電
圧などのアナログ信号の瞬時値が、高価なＡ／Ｄ変換手
段やアナログ絶縁手段を使用せず安価なり／Ａ変換手段
やパルス絶縁手段などによるだけで、対象とするアナロ
グ信号を検出時間の遅れなく、シかも絶縁してデジタル
信号に変換することができる。
する。第１図はこの発明の一実施例としての構成を、第
２図は第１図の各部の信号のタイミングそれぞれを示す
。 第１図においてクロック発生手段１の出力としてのクロ
ック信号１０２は一方では直接、シフト保持手段７に与
えられると共に、他方ではパルス絶縁手段９を介しクロ
ック信号９ａとしてシフト信号発生手段２およびリセッ
ト手段８に与えられる。 シフト信号発生手段２の出力信号としてのシフト信号２
００（２０１，２０２〜２Ｏｎ）は、それぞれその信号
に対応する比較信号保持手段３ （３１，３２〜３ｎ）
および論理和手段４ （４１，４２〜４ｎ）に接続され
ている。 なおここでｎの値はＤ／Ａ変換手段５へのデジタル入力
端子の数としての桁数（ビット数、例えば１２個）に等
しい。 前記論理和手段４１〜４ｎは、それぞれシフト信号発生
手段２の出力信号（シフト信号）２０１〜２Ｏｎと比較
信号保持手段３の出力信号としての保持信号３００（３
０１，３０２〜３０ｎ）との論理和処理した結果をＤ／
Ａ変換手段５に与えている。Ｄ／Ａ変換手段５のアナロ
グ出力信号５ａはＡ／Ｄ変換の対象としてのアナログ入
力信号６０１と比較手段６にて大小比較され、その結果
としての比較信号６ａが各比較信号保持手段３１〜３ｎ
にて保持される。シフト保持手段７には、パルス絶縁手
段１０を経由した比較手段６の比較出力信号６ａとクロ
ック発生手段ｌのクロック信号１０２とが与えられてい
る。 次に第２図を参照しつつ第１図の動作を説明する。変換
動作が行われていない時はクロック発生手段ｌからのパ
ルス信号が発生していないので、リセット手段８は“Ｌ
″のリセット信号８０１（第２図（２））を出力し、シ
フト信号発生手段２．比較信号保持手段３をリセットし
、これらの出力信号を全て“０”にしている（第２図、
時点ｔ１以前）。 いま第２図、時点ｔ１においてクロック発生手段１に図
外のマイクロプロセッサなどから起動信号１０１が与え
られたとすると、クロック発生手段ｌは一定の時間間隔
で一定のパルス数のパルス列からなるクロック信号１０
２（第２図（１））を出力する。 このクロック信号１０２により、リセット手段８はその
出力としてのリセット信号８０１を“Ｈ”としてリセッ
ト状態を解除し、シフト信号発生手段２はクロック発生
手段１からのパルス絶縁されたクロック信号９ａを受取
るごとに第２図（３）〜（６）のように順次、各シフト
信号２０１〜２０ｎを発生し、Ｄ／Ａ変換手段５へのデ
ジタル入力端子のＭＳＢから順次１つづつ下位の桁を選
択して“１”を入力していく、これによりＤ／Ａ変換手
段５は、その時々のデジタル入力データに対応するアナ
ログ出力信号５ａを発生し、比較手段６はこのアナログ
出力信号５ａとアナログ入力信号６０１との大小比較を
行い、Ｄ／Ａ変換手段のアナログ出力信号５ａがアナロ
グ入力信号６０１より小さい場合は、“１”、大きい場
合は“０”を発生し、比較信号保持手段３はシフト信号
発生手段２のシフト信号２００の立上がり時にこれらの
ビットデータを次々に保持する。この比較信号保持手段
３に保持された“１”のビットデータは論理和手段４を
介してＤ／Ａ変換手段５の対応する桁に入力されるので
、Ｄ／Ａ変換手段５へは、この保持手段３に保持された
ビットデータと、その下位桁側に順次入力されるシフト
信号２００に基づくビットデータとが入力され、変換手
段５はこの組合された入力ビツトデータに対応するアナ
ログ信号５ａを出力する。 このようにして最下位桁のシフト信号２Ｏｎに基づく比
較手段６の出力６ａによって比較信号保持手段３ｎに必
要なビットデータが保持されたときは、比較信号保持手
段３１〜３ｎはそれぞれアナログ入力信号６０１のＡ／
Ｄ変換値についての、最上位桁から最下位桁までの各桁
のビットデータを順次。 １つづつ保持することになる。 他方、シフト保持手段はクロック信号１０２の入力のつ
ど、その出力信号としてのシフト保持信号７００ （７
０１〜？Ｏｎ）についての最上位桁（ＭＳＢ）から順次
、下位桁を１つづつ選択すると同時に、クロック信号１
０２の立下がり時に、パルス絶縁手段１０を介して入力
した比較手段６の比較結果６ａを当該時点における前記
選択桁のビットデータとして保持する。 従ってこのシフト保持手段７から出力されるシフト保持
信号７０１〜７０ｎは最終的には比較信号保持手段３の
保持内容、つまり保持信号３０１〜３０ｎに等しく、こ
れはアナログ入力信号６０１のＡ／Ｄ変換値にほかなら
ない。 この場合、Ａ／Ｄ変換に要する時間は、シフト信号発生
手段２が全てのビット信号を出力する時間（すなわち１
２ビツトのデジタル信号であれば１２回のシフト動作を
行う時間であり、これはＤ／Ａ変換手段の変換時間によ
って左右される）であり、通常は多くても１００〜２０
０μｓｅｃ程度であるためほとんど問題にならない。 以上の動作により、アナログ入力信号６０１のＡ／Ｄ変
換結果がシフト保持手段７に保持されるため、電流・電
圧などのアナログ信号の瞬時値が、高価なＡ／Ｄ変換手
段やアナログ絶縁手段を使用せず安価なり／Ａ変換手段
やパルス絶縁手段などによるだけで、対象とするアナロ
グ信号を検出時間の遅れなく、シかも絶縁してデジタル
信号に変換することができる。
この発明によれば、一つのクロック信号に同期して、一
方ではシフト信号でＤ／Ａ変換手段のビットをＭＳＢか
ら順次、“１”にセットして、その時のＤ／Ａ変換手段
の出力信号とアナログ入力信号との逐次比較を行うこと
により、順次、ＭＳＢからビットデータを決定していき
、他方、その逐次比較の結果をシフト保持するようにし
たため、入出力の絶縁は、クロック信号と逐次比較信号
とを安価なホトカブラなどを用いてパルス絶縁するだけ
でよく、しかも高価なＡ／Ｄ変換手段やアナログ絶縁手
段を使用せず安価なり／Ａ変換手段などによるだけで、
電流・電圧などのアナログ信号の瞬時値を検出時間の遅
れなくデジタル信号に変換することができる。
方ではシフト信号でＤ／Ａ変換手段のビットをＭＳＢか
ら順次、“１”にセットして、その時のＤ／Ａ変換手段
の出力信号とアナログ入力信号との逐次比較を行うこと
により、順次、ＭＳＢからビットデータを決定していき
、他方、その逐次比較の結果をシフト保持するようにし
たため、入出力の絶縁は、クロック信号と逐次比較信号
とを安価なホトカブラなどを用いてパルス絶縁するだけ
でよく、しかも高価なＡ／Ｄ変換手段やアナログ絶縁手
段を使用せず安価なり／Ａ変換手段などによるだけで、
電流・電圧などのアナログ信号の瞬時値を検出時間の遅
れなくデジタル信号に変換することができる。
【図面の簡単な説明】
第１図は本発明の一実施例としての構成を示すプロ・２
り図、第２図は第１図の各部信号のタイミングを示すタ
イムチャート、第３図、第４図は従来のアナログ／デジ
タル変換回路例である。
り図、第２図は第１図の各部信号のタイミングを示すタ
イムチャート、第３図、第４図は従来のアナログ／デジ
タル変換回路例である。
Claims (1)
- 【特許請求の範囲】 １）クロック信号を発生するクロック発生手段、このク
ロック信号を受取るごとにＤ／Ａ変換手段へのデジタル
入力端子を最上位桁から下位桁へ向い順次１つづつ選択
して、この選択された入力端子へシフト信号を与えるシ
フト信号発生手段、前記Ｄ／Ａ変換手段のアナログ出力
信号とＡ／Ｄ変換の対象となるアナログ入力信号とを比
較し、前者が後者より小であるか否かに応じてそれぞれ
の比較信号を出力する比較手段、 前記Ｄ／Ａ変換手段のデジタル入力端子の各々に対応し
て設けられ、前記比較信号を前記シフト信号発生手段か
らの対応する前記シフト信号によって保持すると共に、
この保持したビットデータを対応する前記デジタル入力
端子へ与える比較信号保持手段、 前記比較信号を前記クロック信号を受取るごとにシフト
しながら保持するシフト保持手段、前記クロック発生手
段と前記シフト発生手段との間に設けられ、前者から後
者に与えられる前記クロック信号を電位絶縁して伝達す
る第１のパルス絶縁手段、 前記比較手段と前記シフト保持手段との間に設けられ、
前者から後者に与えられる前記比較信号を電位絶縁して
伝達する第２のパルス絶縁手段、を備え、 前記Ｄ／Ａ変換手段のデジタル入力端子の最下位桁まで
の前記シフト信号に基づいて、前記シフト保持手段に保
持されたデータを前記アナログ入力信号のデジタル変換
値とするようにしたことを特徴とするアナログ／デジタ
ル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12544588A JPH01295301A (ja) | 1988-05-23 | 1988-05-23 | アナログ／デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12544588A JPH01295301A (ja) | 1988-05-23 | 1988-05-23 | アナログ／デジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295301A true JPH01295301A (ja) | 1989-11-29 |
Family
ID=14910265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12544588A Pending JPH01295301A (ja) | 1988-05-23 | 1988-05-23 | アナログ／デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295301A (ja) |
-
1988
- 1988-05-23 JP JP12544588A patent/JPH01295301A/ja active Pending
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