JPS63254829A

JPS63254829A - 誤り訂正装置

Info

Publication number: JPS63254829A
Application number: JP62089475A
Authority: JP
Inventors: Tomohiro Kimura; 知弘木村; Yasuo Harada; 泰男原田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-04-10
Filing date: 1987-04-10
Publication date: 1988-10-21
Anticipated expiration: 2012-12-03
Also published as: JP2685180B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はＰＣＭ（パルス・コード・モジュレーション）
音声の再生などの際に適用できるディジクル符号伝送に
おける誤り訂正装置に関するものである。

従来の技術ＰＣＭ音声等のディジタル信号を伝送する際、伝送途中
でのビット誤りを訂正するために送信側で誤り訂正用検
査符号を付加して送信し、受信側で誤り訂正装置を用い
てビット誤りを訂正する方法が用いられる。たとえば、
訂正符号にはＢ　ＣＨ符号があり、その誤り訂正装置と
して第４図のようなものがよく知られている。

以下、図面を参照しながら、上述した従来の誤り訂正装
置の一例について説明する。

第４図に従来の誤り訂正装置のブロック図を示す。第４
図において、４１．４２は除算器で、符号生成用の生成
多項式を成すそれぞれ２つの既約多項式に基づいて入力
信号を除算し、それぞれの剰余を出力するものである。

４３．４４は符号変換器で、除算器４１．４２で得られ
た剰余符号を人力し、入力信号の誤りのある位置を示す
符号を出力するもので、通常ＲＯＭ　（リード・オンリ
ー・メモリ）で実現される。４５．４６は一致検出器、
４７はカウンタ、５０はＯＲ回路で、カウンタ４７によ
って出力する信号の位置を計数し、一致検出器４５．４
６で誤り位置情報と出力する信号の位置とを比較して、
出力する信号の位置が誤りである場合にそれぞれ誤り訂
正信号を出力し、ＯＲ回路５０によって前述の２つの誤
り訂正信号の論理和かとられる。４８は遅延器で、入力
信号を遅延させて、誤り訂正信号とのタイミングを合せ
るものである。４９はビット反転器で、遅延器４８によ
って遅延された入力信号を、ＯＲ回路５０で得られた誤
り訂正信号でピント反転することで誤りを訂正し、出力
するものである。

以上のように構成された誤り訂正装置について、ＢＣＨ
（１５，７）符号を用いて説明する。

ＢＣＨ（１５，７）符号は、７ビツトの情報に８ビツト
の誤り訂正符号を付加して１５ビツトで伝送し、誤り訂
正装置によって伝送中に発生した符号中の２個以下の誤
りを訂正できる符号である（参考文献、別物俊秀ｒＢＣ
Ｈ符号による誤り訂正」、放送技術、昭５．８．１１．
ｐ、１１１１）。

たとえば、ＢＣＨ（１５，７）符号の生成多項式は、Ｇ
＝ｘ８＋Ｘ’　＋Ｘ６　＋Ｘ４　＋１．２つの既約多項
式は、Ｇ、＝ｘ４　＋ｘ＋ｌ、および、Ｇ２　＝、ｘ４
　＋Ｘ３＋Ｘ２　＋ｘ＋　ｌであり、生成多項式Ｇは２
つの既約多項式Ｇ、、Ｇ２を乗算して得られるものであ
る。

第４図において、除算器４１．４２を、既約多項式Ｇ、
、Ｇ２に基づいた除算器とすると、それぞれ、第２図お
よび第３図に示すような構成になる。第２図および第３
図において、２１ａ〜２１ｄ、３１ａ〜３１ｄはフリッ
プ・フロ７プで、信号をＩクロンク遅延させるものであ
る。２２ａ〜２２ｄ、３２ａ　〜３２ｄは加算回路で、
２を法とした加算を行うもので、ＥＸ−ＯＲ回路で実現
できる。２３ａ　〜２３ｄ、３３ａ〜３３ｄはそれぞれ
の除算器の出力端子で、２４．３４はそれぞれ除算器の
入力端子である。

第４図において、符号変換器４３．４４はＲＯＭで構成
でき、除算器４１．４２が出力する剰余符号を連結した
ものをＲＯＭのアドレスとし、すべての２個以下の誤り
について、そのときの除算２５４１．４２が出力する剰
余符号をアドレスとして与えたときに、その誤りの位置
が出力されるようにＲＯＭのデータを設定しておく。

いま、伝送された信号が入力端子５１から入力されると
、入力信号は遅延ｉ！Ｓ４８によって１符号分（本例で
は１５ビツト分）遅延され、また、同時に入力信号は除
算器４１．４２によって除算される。入力信号が１符号
分入力されると、除算器４１．４２によって剰余符号が
求められ、符号変換器４３．４４によって人力された信
号中の誤りの位置を示す符号を得る。次に、除算器４１
゜４２を停止させ、カウンタ４７を起動してカウンタ４
７で出力信号の位置をカウントしながら、遅延器４８か
ら信号を出力する。このとき、−敗検出器４５．４６に
よって、符号変換器４３．４４の出力とカウンタ４７の
出力とを比較し、符号変換器４３．４４で示される誤り
の位置とカウンタで示される出力符号の位置が一致した
ときに誤り訂正信号を出力し、ＯＲ回路５０で論理和さ
れた誤り訂正信号によって、ビット反転器４９で出力信
号を反転することで誤りを訂正し、出力端子５２から出
力する。

なお、除算器４１．４２内のフリップ・フロップの初期
状態をすべて写とし、入力信号は生成多項式Ｇによって
生成された符号とする。

発明が解決しようとする問題点しかしながら上記のような構成では、符号変換器に用い
られるＲＯＭに、２つの剰余符号を連結したビット数の
アドレスを持ち、各アドレスに誤りの位置を表現し得る
だけのビット数の出力を持つＲＯＭが必要となり、ＲＯ
Ｍの容量が非常に大きく、誤り訂正装置の回路規模が大
きなものになるという問題を有していた。更には、誤り
訂正に用いる符号長が大きくなると、ＲＯＭ０容肝が符
号長に対して指数関数的に増加して、誤り訂正装置の回
路規模が真人なものとなる。

たとえば、１５ビツトの符号長を持つＢＣＨ（１５，７
）符号の場合、２つの除算器の出力するそれぞれの剰余
符号が４ビツトでＲＯＭのアドレスは８ビツトとなり、
ｌアドレスで出力するデータのビット数は符号長１５ビ
ツト中のビット位置を示すために４ビツトで、そのＲＯ
Ｍが符号変換器４３．４４に１個づつ計２個あるため、
ＲＯＭの容量は台別２０４８　　（＝２Ｘ４Ｘ２Ｂ）ビ
ット必要であり、６３ビツトの符号長を持つＢＣＨ（６
３，５１）符号では、ＲＯＭの容量が４９１５２ビツト
必要である。

そこで、本発明は符号変換器に用いるＲＯＭの容量を小
さくし、回路規模の小さな誤り訂正装置を提供するもの
である。

問題点を解決するための手段上記問題点を解決するために本発明の誤り訂正装置は、
２個以下の誤りを訂正する誤り訂正符号発生用の生成多
項式を成す２つの既約多項式のうち原始多項式である第
１の既約多項式で除算を行なう第１の除算器と、他の一
方の既約多項式である第２の既約多項式で除ゴγを行な
う第２の除算器と、第１の除算器で得られた第１の剰余
符号を変換して検査符号を出力する符号変換器と、第２
の除算器で得られた第２の剰余符号と検査符号の比較し
て誤り訂正信号を出力する一致検出器とを備えたもので
ある。

作用本発明は上記した構成によって、符号変換器にＲＯＭを
用いた場合に、ＲＯＭのアドレスとして入力する剰余符
号を２つの除算器のうち一方の除算器の出力する剰余符
号のみとし、−を検出器で他方の除算器の出力する剰余
符号と符号変換器の出力とを比較して誤り訂正信号を発
生することによって、符号変換器に用いるＲＯＭの容量
を小さくでき、誤り訂正装置の回路規模を小さくするこ
とができる。

実施例以下本発明の一実施例の誤り訂正装置について、図面を
参照しながら説明する。

第１図は本発明の誤り訂正装置の一実施例の構成を示す
ブロック図である。第１図において、１は除算器で、誤
り訂正符号発生用の生成多項式を成す２つの既約多項式
のうち原始多項式である第１の既約多項式に基づいた除
算を行ない、剰余符号を出力するものである。２は除算
器で、前記の２つの既約多項式うち第１の既約多項式で
ない方の既約多項式である第２の既約多項式に基づいた
除算を行ない、剰余符号を出力するものである。

３は符号変換器で、除算器ｌで得られた剰余符号を入力
して検査符号を出力するものである。４は一致検出器で
、除算器２で得られた剰余符号と検査符号との一致を検
査して、誤り訂正信号を出力するものである。５は選択
器で、入力信号と誤り訂正信号のいずれかを選択して、
除算器１および除算器２に入力するように制御されるも
のである。

６は遅延器で、入力信号を所定のクロックパルス数だけ
遅延させ、誤り訂正信号とのタイミングをとるものであ
る。７はビット反転器で、遅延器６によって遅延された
入力信号を誤り訂正信号によって反転するもので、ＥＸ
−ＯＲ回路で実現できる。

以上のように構成された誤り訂正装置について、前述さ
れたＢＣＩ（（１５，７＞符号を用いて説明する。

ここで、生成多項式Ｇおよび既約多項式Ｇ１゜Ｇ２は前
述のものと同じで、原始多項式である既約多項式は既約
多項式Ｇ１であり、１１．ｔ′Ｊ：Ｉ器ｌは既約多項式
Ｇ１に基づいた除算を行なうもので、たとえば第２図に
示すようなものである。また、除算器２は既約多項式Ｇ
２に基づいた除算を行なうもので、たとえば第３図に示
すようなものである。

いま、誤り訂正符号の先に伝送される信号から順に番号
を付け、第１ビツト〜第１５ビツトとする。また、伝送
途中で第ｊビットと第ｊビットに誤りが発生した誤り訂
正符号が除算器１．２に人力されたとき、除算器１．２
から出力される４ビツトの剰余符号をそれぞれＪ　　（
ｉ、ｊ）。

Ｒ２（ｉ、　　ｊ）としくただし、ｉ＜ｊ）、第ｉビッ
トだけにフ１１りが発生した場合に、除算２″＆１．２
から出力される剰余符号をそれぞれＲ，（ｉ、ｉ）。

Ｒ２（ｉ、ｉ）　とする。

符号変換器３はＲＯＭを用いてｌｂＴ成し、ｌ≦１≦１
５なるｉについて、ＲＩ　（１，ｌ）をＲＯＭのアドレ
スとし、そのアドレスにおいてＲ２（＋。

ｉ）が出力されるようにあらかしめＲＯＭを設定してお
く。ここで、除算器１では原始多項式である既約多項式
に基づいて除算を行なうため、１≦ｉ≦１５．１≦Ｊ≦
１５．ｉ≠Ｊなるｉおよびｊについて、Ｊ　　（１，ｉ
）　≠Ｒ，（１，ｊ）となることは容易に示される。第
１表にＲＯＭに設定するデータを示す。第１表のアドレ
スおよびデータの剰余符号Ｊ　　（１，ｉ）、Ｒ２（１
，＋）は左側が最小位ビットを示し、剰余符号Ｒ，（１
゜ｉ）の左側のビットから順に第２図の出力端子２３ａ
〜２３ｄの出力に、剰余符号１’（２ＧＬｉ）の左側の
ビットから順に第３図の出力端子３３８〜３３ｄの出力
に対応する。なお、除算器１の出力する剰余符号が零（
００００）である場合、すなわち、誤りが無い場合の処
理は後述する。

第１表ここで、２≦ｉ≦１５．ｉ≦ｊ≦１５．１≦に≦１５な
る’＋　　ｊおよびｋにおいて、除算器ｌからＲ，（ｉ
、ｊ）なる剰余符号が出力された場合、Ｒ，（ｉ、ｊ）
＝Ｒ，（１，ｋ）なる剰余符号Ｒ，（１，ｋ）が存在し
、符号変換器３　（ＲＯＭ）は剰余符号Ｒ，（１，ｋ）
の入力で検査符号としてＲ２（１，ｋ）を出力する。誤
り訂正符号の定義より、Ｒ，（ｉ、　　ｊ＞　＝Ｒ，（
１，ｋ）とＲ２（ｉ、ｊ）＝Ｒ２（１，ｋ）は同時に成
り立たないため、剰余符号Ｒ１（＋、Ｊ）を符号変換器
３で変換して得られた検査符号Ｒ２（１，ｋ）と除算器
２で得られた剰余符号Ｒ２（ｉ、ｊ）とは一致せず、一
致検出器４からは誤り訂正信号が出力されない。

以下に、第２ビツトおよび第６ピントに誤りが生じた信
号が入力された場合を仮定して本発明の誤り訂正装置の
動作を説明する。

まず、除算Ｒ５Ｉ、２内のシフトレジスタをすべて零に
し、入力端子８からの入力信号が除算器ｌ。

２に入力されるように選択器５を制御する。

次に、入力端子８から入力信号を遅延器６と、選択器５
を経て除算器１．２とに与える。除算器１、　２と遅延
器６とを動作させながら順次信号を人力し、信号が１符
号分人力されると、選択器５を制御し、一致検出器４で
得られる誤り訂正信号が除算器１．２に入力されるよう
にする。入力信号は、遅延器ｌによって１符号分遅延し
て出力され、以後順次出力される。

信号が１符号分入力された時点において、除算器！、２
からそれぞれＲ１（２，６）、Ｒ２（２゜６）なる剰余
符号が出力され、符号変換器３によってＲ，（２，６）
を変換した検査符号が一致検出器４に与えられる。この
場合、符号変換器３によってＲ，（２，６）を変換した
検査符号とＲ２（２，６）は一致しないため誤り訂正信
号は出力されず、遅延器６から出力された第１ビツトの
信号はビット反転器７を経てそのまま出力端子９から出
力される。

続いて、遅延器６および除算器１．２を１クロック動作
させると、遅延器６から第２ビツトの信号が出力され、
除算器１．　２からはそれぞれＲ１（１，５）、Ｒ２（
１，５）なる剰余符号が出力されることになる。このと
きの除算器の動作は、第２図、第３図に示す除算器の回
路図から容易に確かめられる。たとえば、除算器ｌにお
いて前述の動作の場合、剰余符号Ｒ，（２，６）は１１
１０すなわち第２図におけるラリツブ・フロップ２１ａ
　〜２１ｄの状態はそれぞれ１，１．１．０で、−敗検
出器４からは誤り訂正信号が出力されていないため除算
器１の入力は０であり、その状態から除算器をｌクロッ
ク動作させると第２図におけるフリップ・フロップ２１
ａ〜２１ｄの状態はそれぞれ０，１．ｌ、１となり、剰
余符号は０１１１すなわちＲ，（１，５）となることが
わかる。除算器２の動作についても第３図を用いて同様
に確かめられ、また、以下の説明において除算器の詳細
な動作は省略する。この場合、符号変換器３によってＲ
，（１，５）を変換した検査符号とＲ２（１，５）は一
致し、誤り訂正信号が出力され、誤り訂正信号によって
遅延器６から出力された第２ビツトの信号はビット反転
器７で反転され、誤りが訂正されて出力端子９から出力
される。

続いて、遅延器６および除算器１．２を１クロック動作
させると、遅延器６から第３ビツトの信号が出力され、
除算器１．２からはそれぞれＲ，（４，４）、Ｒ２（４
，４）なる剰余符号が出力されることになる。この除算
器１．２の動作では、先の誤り訂正信号が選択器５を経
て除算器１．２に入力されるため、第２図、第３図にお
ける除算器の入力端子２４．３４には１が入力されてい
る。この場合、符号変換器３によってＲ１（４，４）を
変換した検査符号とＲ２（４，４）は一致しないため誤
り訂正信号は出力されず、遅延器６から出力された第３
ビツトの信号はビット反転器７を経てそのまま出力端子
９から出力される。同様の動作で、第４．第５ビツトの
信号は出力端子９からそのまま出力される。

続いて、遅延器６および除算器１，２を１クロック動作
させると、遅延器６から第６ビツトの信号が出力され、
除算器１．２からはそれぞれＲ１（１，１＞、Ｒ２（１
，１）なる剰余符号が出力されることになる。この場合
、符号変換器３によってＲ，（１，１）を変換した検査
符号とＲ２（１，ｌ）は一致し、誤り訂正信号は出力さ
れ、誤り訂正信号によって遅延器６から出力された第２
ビツトの信号はビット反転器７で反転され、誤りが訂正
されて出力端子９から出力される。また誤り訂正信号は
ｉＩ択器５を経て除算器り、２に人力され、剰余符号は
零になり、以後、誤りがない状態を示す。

続いて、遅延器６および除算器１．２を１クロック動作
させると、遅延器６から第７ピントの信号が出力され、
除算器１．２からはそれぞれ零符号が出力されることに
なる。この場合、一致検出器から誤り訂正信号が出力さ
れなくなり、遅延器６から出力された第７ビツトの信号
はビット反転器７を経てそのまま出力端子９から出力さ
れる。

以後同様の動作で、第８ビツト〜第１５ビア１・の信号
は出力端子９からそのまま出力され、誤り訂正は完了す
る。

また、前述の第３ビツト以後の誤り訂正装置の動作から
、符号中の１ビツトだけが誤った場合も正しく訂正でき
ることがわかる。

なお、本実施例において、誤りのない場合または誤りが
途中ですべて訂正された場合、すなわち除算器１．２の
出力する剰余符号が零である場合に誤り訂正信号を出力
しないようにするため、符号変換器３は除算器ｌの出力
する剰余符号が零であるとき検査符号と合せて訂正制御
信号を出力し、−敗検出器４で誤り訂正信号を出力しな
いようにしたり、除算器ｌの出力する剰余符号が零であ
るときに符号変換器３から検査符号として零以外の符号
を出力するようにし、誤りのないときに一致検出器で除
算器２の剰余符号（零）と検査符号が一致しないように
する。

以上のように誤り訂正装置を本実施例のような構成にす
れば、符号変換器にＲＯＭを用いた場合に、ＲＯＭのア
ドレスとして入力する剰余符号を１つとし、一致検出器
で残りの剰余符号と符号変換器の出力とを比較して誤り
訂正信号を発生することによって、符号変換器に用いる
ＲＯＭの容量を小さくでき、誤り訂正装置の回路規模が
小さくすることができる。

たとえば、１５ビツトの符号長をもつＢ　ＣＨ（１５，
７）符号の場合、剰余符号は４ビツトでＲＯＭのアドレ
スは４ビツトとなり、エアドレスで出力するデータのピ
ント数は４ビツトであるため、ＲＯＭの容量は合計６４
（＝４Ｘ２礁）ビットあればよく、本発明のＲＯＭ容量
を極めて小さくするものであり、更には、６３ビツトの
符号長を持つＢＣＨ（６３，５１）符号では、ＲＯＭの
容量が３８４ビツトあればよく、誤り訂正符号の符号長
が大きいほど本発明の効果は顕著になる。

第２表に、誤り訂正符号の符号長に対し、第４図に示さ
れる従来の誤り訂正装置および第１図に示される本発明
の誤り訂正装置の符号変換器に用いられるＲＯＭの容量
を示す。第２表かられかるように本発明の誤り訂正装置
はＲＯＭの容量を極めて小さくでき、更に、誤り訂正符
号の符号長が大きくなるほど本発明の効果は顕著になる
。

く以　下　余　白〉第２表発明の効果以上のように本発明は、２個以下の誤りを訂正する誤り
訂正符号発生用の生成多項式を成す２つの既約多項式の
うち原始多項式である第１の既約多項式で除算を行なう
第１の除算器と、他の一方の既約多項式である第２の既
約多項式で除算を行なう第２の除算器と、第１の除算器
で得られた剰余符号を変換して検査符号を出力する符号
変換器と、第２の除算器で得られた剰余符号と検査符号
の一致を検査して誤り訂正信号を出力する一致検出器と
を備えることにより、符号変換器３に用いるＲＯＭの容
量を極めて小さくすることができ、回路規模の極めて小
さな誤り訂正装置を提供することができる。

【図面の簡単な説明】

第１図は本発明による誤り訂正装置の構成を示すブロッ
ク図、第２図および第３図は第１図または第４図の誤り
訂正装置に用いられる除算器の構成を示す回路図、第４
図は従来例による誤り訂正装置の構成を示すブロック図
である。ｌ・・・・・・原始多項式なる既約多項式に基づいた除
算器、２・・・・・・残りの既約多項式に基づいた除算
器、３・・・・・・符号変換器、４・・・・・・一致検
出器、５・・・・・・選択器、６．４８・・・・・・遅
延器、７．４９・・・・・・ビット反転器、２１ａ〜２
１ｈ・・・・・・フロップ・フロップ、２２・・・・・
・加算器、４１．４２・・・・・・除算器、４３゜４４
・・・・・・符号変換器、４５．４６・・・・・・一致
検出器、４７・・・・・・カウンタ。代理人の氏名　弁理士　中尾敏男　はか１名第　　１　
　図　　　　　　　　　　　　　　　　　　　　　　７
−−−ビツト友１匁見第２図刺糸符き記力

Claims

【特許請求の範囲】

２個以下の誤りを訂正する誤り訂正符号発生用の生成多
項式を成す２つの既約多項式のうち原始多項式である第
１の既約多項式で除算を行なう第１の除算手段と、前記
第１の既約多項式でない方の既約多項式である第２の既
約多項式で除算を行なう第２の除算手段と、前記第１の
除算手段で得られた第１の剰余符号を変換して検査符号
を出力する符号変換手段と、前記第２の除算手段で得ら
れた第２の剰余符号と前記検査符号とを比較して誤り訂
正信号を出力する一致検出手段と、入力信号と前記誤り
訂正信号のいずれかを選択して前記第１の除算手段およ
び前記第２の除算手段に入力するように制御される選択
手段と、前記入力信号を所定のクロックパルス数だけ遅
延させる遅延手段と、前記遅延手段の出力信号を前記誤
り訂正信号で反転させるビット反転手段とを備えたこと
を特徴とする誤り訂正装置。