JPH01295529A - 切り替え式クロックを有する集積回路 - Google Patents
切り替え式クロックを有する集積回路Info
- Publication number
- JPH01295529A JPH01295529A JP63126562A JP12656288A JPH01295529A JP H01295529 A JPH01295529 A JP H01295529A JP 63126562 A JP63126562 A JP 63126562A JP 12656288 A JP12656288 A JP 12656288A JP H01295529 A JPH01295529 A JP H01295529A
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- JP
- Japan
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- oscillator
- clock
- oscillation
- output
- detection circuit
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Links
- 230000010355 oscillation Effects 0.000 claims abstract description 43
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は切り替え式クロックを有する集積回路に関する
。
。
第５図は従来の一例を示す回路図である。従来、この種
の集積回路にはクロックとしての発振器の出力の切り替
えを端子５によって直接行う方法がある。この方法では
、クロックは端子５の状態によって第１の発振器１ある
いは第２の発振器２の出力が選択される。ここで第１の
発振器とは基本発振器であり常に発振を行っているが、
第２の発振器は第１の発振器の出力が選択されている時
、すなわち端子４がローレベルにある時は発振しない、
ここでクロックを第１の発振器から第２の発振器に切り
替える場合、端子４がローレベルからハイレベルにセッ
トされ第２の発振器が発振を始めてからあ゛る一定の時
間が経過してから端子５をセットする。ある一定時間と
は第２の発振器の発振状態に依存する。
の集積回路にはクロックとしての発振器の出力の切り替
えを端子５によって直接行う方法がある。この方法では
、クロックは端子５の状態によって第１の発振器１ある
いは第２の発振器２の出力が選択される。ここで第１の
発振器とは基本発振器であり常に発振を行っているが、
第２の発振器は第１の発振器の出力が選択されている時
、すなわち端子４がローレベルにある時は発振しない、
ここでクロックを第１の発振器から第２の発振器に切り
替える場合、端子４がローレベルからハイレベルにセッ
トされ第２の発振器が発振を始めてからあ゛る一定の時
間が経過してから端子５をセットする。ある一定時間と
は第２の発振器の発振状態に依存する。
第６図はクロックとして第２の発振器が選択された時の
第２の発振器の発振波形図である。ａ−ｂの区間ではク
ロックとして第１の発振器が選択されているので端子４
はローレベルにある。ｂで第２の発振器を選択する命令
により端子４がセットされ発振が始まる。しかしｂ−ｃ
区間では発振波形が安定していない、すなわちクロック
とじては適していない、そのためｂ−ｃ区間では端子５
はまだローレベルにありクロックとしては第１の発振器
が選択されている。発振波形の安定するＣになると端子
５はセットされてクロックとして第２の発振器が採用さ
れる。
第２の発振器の発振波形図である。ａ−ｂの区間ではク
ロックとして第１の発振器が選択されているので端子４
はローレベルにある。ｂで第２の発振器を選択する命令
により端子４がセットされ発振が始まる。しかしｂ−ｃ
区間では発振波形が安定していない、すなわちクロック
とじては適していない、そのためｂ−ｃ区間では端子５
はまだローレベルにありクロックとしては第１の発振器
が選択されている。発振波形の安定するＣになると端子
５はセットされてクロックとして第２の発振器が採用さ
れる。
従来の技術では第２の発振器の発振が始まってから発振
波形がクロックとして適する状態になるまでの時間、す
なわち端子４がセ・ントされてから端子５がセットされ
るまでの時間はあらかじめ測定されており、端子４がセ
ットされてからタイマなどにより、ある一定時間が経過
した後端子５がセットされるようになっていた。
波形がクロックとして適する状態になるまでの時間、す
なわち端子４がセ・ントされてから端子５がセットされ
るまでの時間はあらかじめ測定されており、端子４がセ
ットされてからタイマなどにより、ある一定時間が経過
した後端子５がセットされるようになっていた。
上述した従来の切り替え式クロックを有する集積回路で
はクロックを第１の発振器から第２の発振器の出力に切
り替える際、第２の発振器の波形が第６図のｃ−ｄの様
なりロックとして適した波形となったのを確認してから
クロ・７りとして採用するのではなく、端子４がセット
され第２の発振器の発振が始まってからある一定時間の
経過後、無条件に端子５がセットされてクロックとして
第２の発振器の出力が採用される。このため、もし第２
の発振器の発振状態に異常があった場合でも端子５がセ
ットされると異常なままの波形がそのままクロックとし
て採用されてしまうという欠点がある。
はクロックを第１の発振器から第２の発振器の出力に切
り替える際、第２の発振器の波形が第６図のｃ−ｄの様
なりロックとして適した波形となったのを確認してから
クロ・７りとして採用するのではなく、端子４がセット
され第２の発振器の発振が始まってからある一定時間の
経過後、無条件に端子５がセットされてクロックとして
第２の発振器の出力が採用される。このため、もし第２
の発振器の発振状態に異常があった場合でも端子５がセ
ットされると異常なままの波形がそのままクロックとし
て採用されてしまうという欠点がある。
本発明の切り替え式クロックを有する集積回路は、基本
発振器として使用する第１の発振器と周波数の異なる第
２の発振器と第２の発振器の発振の状態を検゛出する発
振検出回路と発振検出回路の出力により発振器の切り替
えを行う切り替え回路を有する。
発振器として使用する第１の発振器と周波数の異なる第
２の発振器と第２の発振器の発振の状態を検゛出する発
振検出回路と発振検出回路の出力により発振器の切り替
えを行う切り替え回路を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例を示す回路図である。
発振器１は基本発振器であり、通常はこの発振器１によ
るクロックによってシステムは動作している。
るクロックによってシステムは動作している。
発振器２は発振器１とくらべ発振周波数が高く、特に高
速な処理が必要となった場合のみ出力がクロックとして
採用される。
速な処理が必要となった場合のみ出力がクロックとして
採用される。
このため発振器１は発振器２の出力がクロックとして採
用されている時でも常に発振を行っているが、発振器２
はその出力がクロックとして採用されていない時は停止
している。
用されている時でも常に発振を行っているが、発振器２
はその出力がクロックとして採用されていない時は停止
している。
端子４は発振器１の動作を決める端子であり、端子４が
ハイレベルにある時は発振器２は発振しており、ローレ
ベルにある時は停止している。
ハイレベルにある時は発振器２は発振しており、ローレ
ベルにある時は停止している。
端子５はクロックとしての発振器を選択する端子であり
、端子５がハイレベルにある時は発振器２が選択されロ
ーレベルにある時は発振器１が選択される。
、端子５がハイレベルにある時は発振器２が選択されロ
ーレベルにある時は発振器１が選択される。
発振検出回路３は発振器２の発振状態を検出する回路で
あり、発振器２の出力波形がクロックとして適当な状態
にある時だけ出力がハイレベルになる。
あり、発振器２の出力波形がクロックとして適当な状態
にある時だけ出力がハイレベルになる。
第２図は第１図に示す発振検出回路３の詳細を示す回路
図である。
図である。
シュミット・トリガ、２ピツｌ〜カウンタを含む回路９
によって発振波形の検出が行なわれ、２つのフリップフ
ロップを含む回路１０によって切り替え信号の出力のタ
イミングが合わされる。
によって発振波形の検出が行なわれ、２つのフリップフ
ロップを含む回路１０によって切り替え信号の出力のタ
イミングが合わされる。
第３図は第２図の回路の動作をあられすタイミングチャ
ートである。この発振検出回路では第３図における信号
Ｋによって発振器が切り替わる。
ートである。この発振検出回路では第３図における信号
Ｋによって発振器が切り替わる。
その結果第１図におけるクロックとしての出力Ｏｕｔは
第３図中のｏｕｔのような波形として出力される。
第３図中のｏｕｔのような波形として出力される。
いま、クロックとして発振器１が採用されている状態か
ら発振器２を選択する命令があった場合（第６図のｂ）
、端子４，５はセットされ発振器２の発振が始まる。
ら発振器２を選択する命令があった場合（第６図のｂ）
、端子４，５はセットされ発振器２の発振が始まる。
しかし、第６図のｂ−ｃ区間すなわち発振波形が安定し
ていない間はタロツクとしては適さないため、発振検出
回路の出力はまだローレベルであり、クロックとしては
発振器１が採用されている。
ていない間はタロツクとしては適さないため、発振検出
回路の出力はまだローレベルであり、クロックとしては
発振器１が採用されている。
発振波形が安定するとく第６図のＣ〉発振検出回路３の
出力はハイレベルとなりここで第２の発振器の出力がク
ロックとして採用される。
出力はハイレベルとなりここで第２の発振器の出力がク
ロックとして採用される。
第４図は本発明の第２の実施例を示す回路図である。
発振器１は基本発振器であり常に発振しているが、発振
器２は発振器１とくらべて発振周波数が高く、特に高速
処理が必要なときのみ発振する。
器２は発振器１とくらべて発振周波数が高く、特に高速
処理が必要なときのみ発振する。
発振検出回路３は発振器２の発振状態を検出する回路で
あり、発振器２の出力波形がクロックとして適当な状態
にある時のみ出力がハイレベルになる。
あり、発振器２の出力波形がクロックとして適当な状態
にある時のみ出力がハイレベルになる。
端子８は発振器２の発振状態と２つの発振器の選択とい
う２つの役割りをもつ。
う２つの役割りをもつ。
いま、クロックとして発振器１が採用されている状態か
ら発振器２を選択する命令があった場合、ローレベルに
あった端子８がセットされる。端子８がセットされると
発振器２の発振が始まると同時に発振器選択回路６にも
発振器２を選択する信号が送られる。このため発振回路
３からの出力がハイレベルになると同時に発振器２の出
力がクロックとして採用されることになる。
ら発振器２を選択する命令があった場合、ローレベルに
あった端子８がセットされる。端子８がセットされると
発振器２の発振が始まると同時に発振器選択回路６にも
発振器２を選択する信号が送られる。このため発振回路
３からの出力がハイレベルになると同時に発振器２の出
力がクロックとして採用されることになる。
以上説明したように本発明は２つの発振器を切り替える
際、発振器の発振状態を発振検出回路によって検出する
ため、発振器からクロックとして適当な波形が出力され
ている場合以外ではクロックとして出力する事はないの
でクロックの異常によるシステムの誤動作をなくす事が
できる効果がある。
際、発振器の発振状態を発振検出回路によって検出する
ため、発振器からクロックとして適当な波形が出力され
ている場合以外ではクロックとして出力する事はないの
でクロックの異常によるシステムの誤動作をなくす事が
できる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示す発振検出回路の詳細を示す回路図、第３図
は第２図のタイミングチャート、第４図は本発明の第２
の実施例を示す回路図、第５図は従来の一例を示す回路
図、第６図は第５図の動作を説明するための波形図であ
る。 １・・・発振器、２・・・発振器、３・・・発振検出回
路、４・・・端子、５・・・端子、６・・・発振選択回
路。
第１図に示す発振検出回路の詳細を示す回路図、第３図
は第２図のタイミングチャート、第４図は本発明の第２
の実施例を示す回路図、第５図は従来の一例を示す回路
図、第６図は第５図の動作を説明するための波形図であ
る。 １・・・発振器、２・・・発振器、３・・・発振検出回
路、４・・・端子、５・・・端子、６・・・発振選択回
路。
Claims (1)
- 基本発振器として使用する第１の発振器と周波数の異な
る第２の発振器と第２の発振器の発信の状態を検出する
発信検出回路と発信検出回路の出力により上記第１、第
２の発振器の切り替えを行う切り替え回路を有すること
を特徴とする切り替え式クロックを有する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126562A JPH01295529A (ja) | 1988-05-23 | 1988-05-23 | 切り替え式クロックを有する集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126562A JPH01295529A (ja) | 1988-05-23 | 1988-05-23 | 切り替え式クロックを有する集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295529A true JPH01295529A (ja) | 1989-11-29 |
Family
ID=14938241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126562A Pending JPH01295529A (ja) | 1988-05-23 | 1988-05-23 | 切り替え式クロックを有する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446722U (ja) * | 1990-08-28 | 1992-04-21 | ||
| JPH05167399A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | クロック発生回路 |
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6168532A (ja) * | 1984-09-12 | 1986-04-08 | Furukawa Electric Co Ltd:The | 光フアイバのスポツトサイズ測定方法 |
| JPS62193320A (ja) * | 1986-02-19 | 1987-08-25 | Nec Ic Microcomput Syst Ltd | 発振回路 |
| JPS6335127B2 (ja) * | 1979-09-19 | 1988-07-13 | Plessey Overseas |
-
1988
- 1988-05-23 JP JP63126562A patent/JPH01295529A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335127B2 (ja) * | 1979-09-19 | 1988-07-13 | Plessey Overseas | |
| JPS6168532A (ja) * | 1984-09-12 | 1986-04-08 | Furukawa Electric Co Ltd:The | 光フアイバのスポツトサイズ測定方法 |
| JPS62193320A (ja) * | 1986-02-19 | 1987-08-25 | Nec Ic Microcomput Syst Ltd | 発振回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446722U (ja) * | 1990-08-28 | 1992-04-21 | ||
| JPH05167399A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | クロック発生回路 |
| JPH05259848A (ja) * | 1992-03-11 | 1993-10-08 | Nec Corp | クロック発生装置 |
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