JPS61191973A - 試験回路をそなえた半導体集積回路 - Google Patents
試験回路をそなえた半導体集積回路Info
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- JPS61191973A JPS61191973A JP60030190A JP3019085A JPS61191973A JP S61191973 A JPS61191973 A JP S61191973A JP 60030190 A JP60030190 A JP 60030190A JP 3019085 A JP3019085 A JP 3019085A JP S61191973 A JPS61191973 A JP S61191973A
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- Japan
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- circuit
- terminal
- test
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- Signal Processing (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる試験回路をそなえた半導体集積回路は、
その試験用制御信号が、該集積回路のリセット端子およ
びクロック信号発生用発振器の発振子接続用の一対の端
子の一方からそれぞれ入力される各信号を論理処理する
ことによって生成され、更に試験用クロック信号が該発
振器の前記一対の端子の他方から入力されるように構成
されており、それによって特にテスト端子を付設するこ
となく、既存の端子を用いて高速度の試験を行うことが
できる。
その試験用制御信号が、該集積回路のリセット端子およ
びクロック信号発生用発振器の発振子接続用の一対の端
子の一方からそれぞれ入力される各信号を論理処理する
ことによって生成され、更に試験用クロック信号が該発
振器の前記一対の端子の他方から入力されるように構成
されており、それによって特にテスト端子を付設するこ
となく、既存の端子を用いて高速度の試験を行うことが
できる。
本発明は、試験回路をそなえた半導体集積回路に関し、
特に該半導体集積回路の機能試験を高速度で行うことが
できる試験回路をそなえた半導体集積回路に関する。
特に該半導体集積回路の機能試験を高速度で行うことが
できる試験回路をそなえた半導体集積回路に関する。
一般にこの主の半導体集積回路においては、第３図に示
されるように基本のクロック信号を発生する発振回路１
をそなえ、該発振回路１から出力される基本クロック信
号が分周回路２により分周されて内部回路動作用のクロ
ック信号として内部回路に供給される。
されるように基本のクロック信号を発生する発振回路１
をそなえ、該発振回路１から出力される基本クロック信
号が分周回路２により分周されて内部回路動作用のクロ
ック信号として内部回路に供給される。
かかる半導体集積回路の動作を第３図について更に詳細
に説明すると、先ず該集積回路を通常モードで動作させ
るにあたっては、そのリセット端子をローレベルに設定
し、更に該発振回路１の入力側端子（ＯＳＣＩＮ端子）
および出力側端子（ＯＳＣＯＵＴ端子）間に発振子（水
晶振動子）≠喘≠餅≠８を外付けして該発振回路１を動
作させることにより、該発振回路１において発生した基
本クロック信号が分局回路２を通して内部回路にその動
作用クロック信号として供給される。なお、６３は該発
振回路１の帰還抵抗である。この場合リセット端子から
入力される信号をローレベルとすることによって発振回
路は動作可能となりまた内部回路もパワーダウン信号Ｐ
Ｄがローレベルとなってパワーダウン解除となる。
に説明すると、先ず該集積回路を通常モードで動作させ
るにあたっては、そのリセット端子をローレベルに設定
し、更に該発振回路１の入力側端子（ＯＳＣＩＮ端子）
および出力側端子（ＯＳＣＯＵＴ端子）間に発振子（水
晶振動子）≠喘≠餅≠８を外付けして該発振回路１を動
作させることにより、該発振回路１において発生した基
本クロック信号が分局回路２を通して内部回路にその動
作用クロック信号として供給される。なお、６３は該発
振回路１の帰還抵抗である。この場合リセット端子から
入力される信号をローレベルとすることによって発振回
路は動作可能となりまた内部回路もパワーダウン信号Ｐ
Ｄがローレベルとなってパワーダウン解除となる。
一方接集積回路をパワーダウンモードとするにあたって
は、該リセット端子からハイレベルの信号が入力される
ことによって該発振器の入出力側端子（ＯＳＣＩＮ端子
およびＯＳＣＯＵＴ端子）がともにローレベルとされ、
発振回路１がリセットされるとともに、パワーダウン信
号ＰＤが、ハイレベルになる事によって、該集積回路の
内部回路の内部回路はすべて初期状態（非動作状態）に
戻される。
は、該リセット端子からハイレベルの信号が入力される
ことによって該発振器の入出力側端子（ＯＳＣＩＮ端子
およびＯＳＣＯＵＴ端子）がともにローレベルとされ、
発振回路１がリセットされるとともに、パワーダウン信
号ＰＤが、ハイレベルになる事によって、該集積回路の
内部回路の内部回路はすべて初期状態（非動作状態）に
戻される。
かかる半導体集積回路において、内部回路の機能試験を
行う（すなわちテストモードとする）場合には、上記通
常動作時と同様の状態（すなわち通常モード）として、
該発振回路において発生した基本クロックを分周回路に
よって分周したクロックが試験用クロック信号とされて
いた。
行う（すなわちテストモードとする）場合には、上記通
常動作時と同様の状態（すなわち通常モード）として、
該発振回路において発生した基本クロックを分周回路に
よって分周したクロックが試験用クロック信号とされて
いた。
しかしながらかかる従来回路においては、上述したよう
に試験時においても分周したクロックが用いられるため
試験時間として長時間を要し、特に量産工程中において
その機能試験を行うような場合に、その生産能率が著し
く低下するという問題点があった。
に試験時においても分周したクロックが用いられるため
試験時間として長時間を要し、特に量産工程中において
その機能試験を行うような場合に、その生産能率が著し
く低下するという問題点があった。
この点を解決するために該半導体集積回路に特に試験専
用の端子（所謂テスト端子）を設け、該テスト端子から
試験用の制御信号又は試験用のクロ７り信号を直接入力
することも考えられているが、このような場合には、該
半導体集積回路に１個余分のピン端子を要することにな
り、それだけ装置が大型化するという別の問題点があっ
た。
用の端子（所謂テスト端子）を設け、該テスト端子から
試験用の制御信号又は試験用のクロ７り信号を直接入力
することも考えられているが、このような場合には、該
半導体集積回路に１個余分のピン端子を要することにな
り、それだけ装置が大型化するという別の問題点があっ
た。
本発明は上記問題点を解決するためになされたものであ
って、特にテスト端子を付設することなく、従来より既
存する端子（すなわちリセット端子、ＯＳＣＩＮ端子、
およびＯＳＣＯＵＴ端子］のみを用いて試験用の制御信
号を生成するとともに試験用のクロック信号を入力させ
るようにして高速度の試験を行うようにしたものである
。
って、特にテスト端子を付設することなく、従来より既
存する端子（すなわちリセット端子、ＯＳＣＩＮ端子、
およびＯＳＣＯＵＴ端子］のみを用いて試験用の制御信
号を生成するとともに試験用のクロック信号を入力させ
るようにして高速度の試験を行うようにしたものである
。
かかる問題点を解決するために本発明によれば、クロッ
ク信号を発生する発振回路の発振子接続用の一対の端子
とリセット端子とを備え、且つ、該集積回路内部を試験
するための試験用制御信号が、該リセット端子および該
発振回路の発振子接続用の一対の端子の一方からそれぞ
れ入力される各信号を論理処理することによって生成さ
れ、更に該試験用のクロック信号が該発振回路の前記一
対の端子の他方から入力されることを特徴とする試験回
路をそなえた半導体集積回路が提供される。
ク信号を発生する発振回路の発振子接続用の一対の端子
とリセット端子とを備え、且つ、該集積回路内部を試験
するための試験用制御信号が、該リセット端子および該
発振回路の発振子接続用の一対の端子の一方からそれぞ
れ入力される各信号を論理処理することによって生成さ
れ、更に該試験用のクロック信号が該発振回路の前記一
対の端子の他方から入力されることを特徴とする試験回
路をそなえた半導体集積回路が提供される。
上記構成によれば、リセット端子および発振回路の発振
子接続用の一対の端子の一方（例えば発振回路の入力側
端子）からそれぞれ入力される各信号を論理処理するこ
とによって生成された試験用制御信号によって、該試験
用のクロック信号を上記発振回路の前記一対の端子の他
方（例えば発振回路の出力側端子）から直接内部回路に
供給し、該内部回路の試験を高速度で行うことができる
。
子接続用の一対の端子の一方（例えば発振回路の入力側
端子）からそれぞれ入力される各信号を論理処理するこ
とによって生成された試験用制御信号によって、該試験
用のクロック信号を上記発振回路の前記一対の端子の他
方（例えば発振回路の出力側端子）から直接内部回路に
供給し、該内部回路の試験を高速度で行うことができる
。
第１図は本発明にかかる半導体集積回路の１実施例を示
すもので、集積回路チップｌＯ上において、上記ナント
ゲート４の出力側からとり出される試験用制御信号ＣＮ
Ｔによって切換動作を行うスイッチ回路３によって２つ
の回路■及び■の切換が行われる。
すもので、集積回路チップｌＯ上において、上記ナント
ゲート４の出力側からとり出される試験用制御信号ＣＮ
Ｔによって切換動作を行うスイッチ回路３によって２つ
の回路■及び■の切換が行われる。
いま第１図に示される集積回路を通常モードで動作させ
るにあたっては、上述したようにリセット端子をローレ
ベルに設定した上、発振回路の発振子接続用の一対の端
子、すなわち入力側端子と出力側端子（ＯＳＣＩＮ端子
とＯＳＣＯＵＴＵＴ端子に発振子（水晶振動子）８を外
付けして、該発振回路を動作させる。
るにあたっては、上述したようにリセット端子をローレ
ベルに設定した上、発振回路の発振子接続用の一対の端
子、すなわち入力側端子と出力側端子（ＯＳＣＩＮ端子
とＯＳＣＯＵＴＵＴ端子に発振子（水晶振動子）８を外
付けして、該発振回路を動作させる。
このとき該ナントゲート４の出力側はハイレベルとなっ
ており、該ハイレベルの制御信号ＣＮＴによって該スイ
ッチ回路３は回路■側につながり、該発振回路１から出
力される基本タロツク信号が分周回路２で分周された上
、内部回路９に対しその動作用のクロック信号として供
給される。
ており、該ハイレベルの制御信号ＣＮＴによって該スイ
ッチ回路３は回路■側につながり、該発振回路１から出
力される基本タロツク信号が分周回路２で分周された上
、内部回路９に対しその動作用のクロック信号として供
給される。
次に該集積回路の機能試験を行う（所謂テストモードと
する）にあたっては、リセット端子をハイレベルに設定
した上、該発振回路の入出力側端子間に外付けされてい
る水晶振動子８を取外して、その入力側端子（ＯＳＣＩ
Ｎ端子）をノ＼イレベルに設定し、その出力側端子（Ｏ
ＳＣＯＵＴＵＴ端子ら試験用のクロック信号（例えばそ
の周波数を該発振回路から出力される基本タロツク信号
と同程度とする）を入力する。
する）にあたっては、リセット端子をハイレベルに設定
した上、該発振回路の入出力側端子間に外付けされてい
る水晶振動子８を取外して、その入力側端子（ＯＳＣＩ
Ｎ端子）をノ＼イレベルに設定し、その出力側端子（Ｏ
ＳＣＯＵＴＵＴ端子ら試験用のクロック信号（例えばそ
の周波数を該発振回路から出力される基本タロツク信号
と同程度とする）を入力する。
この場合、該ナントゲート４の出力側はローレベルとな
り、該ローレベルの制御信号ＣＮＴによって該スイッチ
回路３は回路■側に接続される。
り、該ローレベルの制御信号ＣＮＴによって該スイッチ
回路３は回路■側に接続される。
したがって発振回路の出力側端子（ＯＳＣＯＵＴＵＴ端
子ら入力される試験用のクロック信号は、分周回路２を
通ることなく回路■を通して直接に内部回路９に供給さ
れ、該試験時において、内部回路９を高速度で動作させ
、試験時間を大幅に短縮することができる。なおこのと
き、発振回路１の入力側はハイレベルのまま固定されて
いて該発振回路１は非動作状態となり、またアンドゲー
ト５の出力側はローレベルとなっていてパワーダウン解
除の状態となっている。
子ら入力される試験用のクロック信号は、分周回路２を
通ることなく回路■を通して直接に内部回路９に供給さ
れ、該試験時において、内部回路９を高速度で動作させ
、試験時間を大幅に短縮することができる。なおこのと
き、発振回路１の入力側はハイレベルのまま固定されて
いて該発振回路１は非動作状態となり、またアンドゲー
ト５の出力側はローレベルとなっていてパワーダウン解
除の状態となっている。
なお該集積回路をパワーダウン状態とする場合には、該
リセット端子からハイレベルの信号を入力することによ
ってＮチャンネルトランジスタ７を導通させて該発振回
路の入力側および出力側をともにローレベルとし、該発
振回路１を非動作状態とした上で、アンドゲート５の出
力側をハイレベルとし、該ハイレベルのパワーダウン信
号ＰＤによって内部回路９をリセット状態とすることは
上述したとおりである。
リセット端子からハイレベルの信号を入力することによ
ってＮチャンネルトランジスタ７を導通させて該発振回
路の入力側および出力側をともにローレベルとし、該発
振回路１を非動作状態とした上で、アンドゲート５の出
力側をハイレベルとし、該ハイレベルのパワーダウン信
号ＰＤによって内部回路９をリセット状態とすることは
上述したとおりである。
第２図は第１図におけるスイッチ回路３の具体例を示す
もので、該スイッチ回路３はオアゲート３１．３３、ナ
ントゲート３４、およびインバータ３２．３５によって
構成される。
もので、該スイッチ回路３はオアゲート３１．３３、ナ
ントゲート３４、およびインバータ３２．３５によって
構成される。
そしてナントゲート４の出力側からとり出される制御信
号ＣＮＴがハイレベルのときは、オアゲート３１の出力
側はハイレベルのまま固定され、分周回路２の出力側か
ら回路■を通して供給される通常モード時のクロック信
号がオアゲート３３の出力側、更にはナントゲート３４
の出力側にとり出される。なお該ナントゲート３４の出
力側に更にインバータ３５を接続することによって、該
インバータ３５の出力側からは回路■から入力されるク
ロック信号と同相のクロック信号がとり出される。
号ＣＮＴがハイレベルのときは、オアゲート３１の出力
側はハイレベルのまま固定され、分周回路２の出力側か
ら回路■を通して供給される通常モード時のクロック信
号がオアゲート３３の出力側、更にはナントゲート３４
の出力側にとり出される。なお該ナントゲート３４の出
力側に更にインバータ３５を接続することによって、該
インバータ３５の出力側からは回路■から入力されるク
ロック信号と同相のクロック信号がとり出される。
一方接制御信号（試験用制御信号）ＣＮＴをローレベル
としたときは、′オアゲート３３の出力側はハイレベル
に固定され、発振回路の出力側端子（ＯＳ ＣＯＵＴ端
子）から直接回路■を通して供給されるテストモード時
のクロック信号（例えば基本クロック信号と同一の周波
数の）がオアゲート３１の出力側、更にはナントゲート
３４の出力側にとり出される。そして該ナントゲート３
４の出力側に接続されたインバータ３５の出力側からは
、回路■から入力される試験用のクロック信号と同相の
クロック信号がとりだされる。
としたときは、′オアゲート３３の出力側はハイレベル
に固定され、発振回路の出力側端子（ＯＳ ＣＯＵＴ端
子）から直接回路■を通して供給されるテストモード時
のクロック信号（例えば基本クロック信号と同一の周波
数の）がオアゲート３１の出力側、更にはナントゲート
３４の出力側にとり出される。そして該ナントゲート３
４の出力側に接続されたインバータ３５の出力側からは
、回路■から入力される試験用のクロック信号と同相の
クロック信号がとりだされる。
本発明によれば、特にテスト端子を設けることな〈従来
より既存する端子（すなわちリセット端子および発振回
路の発振子接続用の一対の端子）のみを用いて試験用の
制御信号を生成するとともに、所定周波数の試験用クロ
ック信号を入力させることができ、装置を大型化するこ
となく高速度の試験を行うことができる。
より既存する端子（すなわちリセット端子および発振回
路の発振子接続用の一対の端子）のみを用いて試験用の
制御信号を生成するとともに、所定周波数の試験用クロ
ック信号を入力させることができ、装置を大型化するこ
となく高速度の試験を行うことができる。
第１図は本発明にかかる試験回路をそなえた半導体集積
回路の１実施例を示す回路図、第２図は第１図の集積回
路におけるスイッチ回路の具体例を示す回路図、 第３図はこの種の半導体集積回路の従来例を示す回路図
である。 （符号の説明） １・・・発振回路、２・・・分周回路、３・・・スイッ
チ回路、４・・・ナントゲート、５・・・アンドゲート
、６１゜６２．６３・・・帰還抵抗、７・・・Ｎチャン
ネルトランジスタ、８・・・水晶振動子、９・・・内部
回路、１０・・・集積回路チップ。 ７：Ｎチャンネルトランジスタ ８：水晶振動子 １ｏ：集積回路チＩプ ３：スイッチ回路 ３Ｌ３３ニオアゲート ３４：ナンドゲート ３２ 、３５ フインバータ
回路の１実施例を示す回路図、第２図は第１図の集積回
路におけるスイッチ回路の具体例を示す回路図、 第３図はこの種の半導体集積回路の従来例を示す回路図
である。 （符号の説明） １・・・発振回路、２・・・分周回路、３・・・スイッ
チ回路、４・・・ナントゲート、５・・・アンドゲート
、６１゜６２．６３・・・帰還抵抗、７・・・Ｎチャン
ネルトランジスタ、８・・・水晶振動子、９・・・内部
回路、１０・・・集積回路チップ。 ７：Ｎチャンネルトランジスタ ８：水晶振動子 １ｏ：集積回路チＩプ ３：スイッチ回路 ３Ｌ３３ニオアゲート ３４：ナンドゲート ３２ 、３５ フインバータ
Claims (1)
- １、クロック信号を発生する発振回路の発振子接続用の
一対の端子とリセット端子とを備え、且つ該集積回路内
部を試験するための試験用制御信号が、該リセット端子
および該発振回路の発振子接続用の一対の端子の一方か
らそれぞれ入力される各信号を論理処理することによっ
て生成され、更に該試験用のクロック信号が該発振回路
の前記一対の端子の他方から入力されることを特徴とす
る試験回路をそなえた半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030190A JPS61191973A (ja) | 1985-02-20 | 1985-02-20 | 試験回路をそなえた半導体集積回路 |
| US06/828,188 US4697140A (en) | 1985-02-20 | 1986-02-11 | Semiconductor integrated circuit having a test circuit for testing an internal circuit |
| KR1019860001083A KR900001242B1 (ko) | 1985-02-20 | 1986-02-17 | 내부회로 검사용 검사회로를 갖는 반도체 집적회로 |
| EP86301107A EP0192456B1 (en) | 1985-02-20 | 1986-02-18 | Semiconductor integrated circuit |
| DE8686301107T DE3685759T2 (de) | 1985-02-20 | 1986-02-18 | Integrierte halbleiterschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030190A JPS61191973A (ja) | 1985-02-20 | 1985-02-20 | 試験回路をそなえた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61191973A true JPS61191973A (ja) | 1986-08-26 |
| JPH0562705B2 JPH0562705B2 (ja) | 1993-09-09 |
Family
ID=12296832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030190A Granted JPS61191973A (ja) | 1985-02-20 | 1985-02-20 | 試験回路をそなえた半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697140A (ja) |
| EP (1) | EP0192456B1 (ja) |
| JP (1) | JPS61191973A (ja) |
| KR (1) | KR900001242B1 (ja) |
| DE (1) | DE3685759T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008018780A (ja) * | 2006-07-11 | 2008-01-31 | Toyota Motor Corp | 衝撃吸収構造 |
| CN113533942A (zh) * | 2021-09-15 | 2021-10-22 | 上海矽久微电子有限公司 | 芯片测试系统及方法 |
Families Citing this family (18)
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|---|---|---|---|---|
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