JPH01295539A - デマルチプレクサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は、高速ディジタル回路、さらに特には高速ディ
ジタルデマルチプレクサ回路に関する。

［従来技術の説明コ 光ファイバにおけるデータ伝送速度を向上させるために
、回路に関する新技術及び新アーキテクチャが開発され
つつある。ディジタル通信システムをこれらのより高い
データ速度で動作させるためには、マルチプレクサ（Ｍ
ＵＸ）及びデマルチプレクサ（ＤＥＭＵＸ）が数ギガビ
ット／秒（Ｇｂ／ｓ）の範囲動作することが必要である
。最適データ速度を達成するためには、回路は特定の技
術に対して可能な最大Ｎ　ＲＺ　（ｎｏｎ−ｒｅｔｕｒ
ｎ−ｔｏ−ｚｅ「０）データ速度で動作しなければなら
ない。

通信システムにおけるＤＥＭＵＸ回路の最も有効かつ実
際的な利用は、可調節遅延線を僅か１本だけ利用するこ
とが必要である。ＤＥＭＵＸはデータを適切な出力チャ
ネル及びタイムスロットに合わせるために必要とされる
データフレーム同期すなわち時間及び空間内のデータシ
フトのための設備も含まなければならない。さらにこの
データフレーム同期調節は、ビット期間（「リアルタイ
ム」）に匹敵するタイムフレーム内で実施されなければ
ならない。従来技術のＤＥＭＵＸ設計は上記目的の全て
を満足させることができなかった。

（発明の概要） 本発明によるＤＥＭＵＸ設計は、チャネル出力データ速
度に等しい周波数を有する多位相内部システムクロック
を用いた完全同期状態で動作する。

さらに特には、本発明のにＭ（ここでＭは４以上の整数
である）ＤＥＭＵＸ回路は、入力データ速度をＭで除し
た値に等しい周波数においてＭ個の位相を有する内部ク
ロック信号を発生する。ＤＥＭＵＸはまた多重化された
データ信号をＭ個のデータチャネルに復号化するための
Ｍ個のシーケンサ回路も含み、各シーケンサ回路は多重
化されたデータ信号から１個のデータチャネルを選択す
るために内部システムクロックの独特な組合わせにより
クロック動作される。さらに好ましい実施例においては
、Ｍは２　に等しく、ここでＮは２以上の整数である。

本発明の他の態様によれば、クロック発生回路の出口に
結合されたクロック位相シフト回路は、制御信号に応答
して、Ｍ個のシステムクロック位相の各位相を位相の所
定数だけ回転する。クロック位相シフト回路は、入力デ
ータが適切な出力チャネルに正しく割当可能なように、
ＤＥＭＵＸに対しリアルタイムのデータフレーム同期化
の可能性を提供する。

データフレーム同期化の代替可能性は、シーケンサ回路
により選定されたデータチャネルを第２の制御信号に応
答して変更するために、各シーケンサ用のデータシフト
回路を用いた本発明により提供される。

本発明の他の実施例においては、１　：　２ＤＥＭＵＸ
回路が、多重化された入力データ信号を２個のチャネル
に復号化するために２つのシーケンサ手段を含む。各シ
ーケンサは、入力データ信号速度の半分で動作する２位
相システムクロックの異なる位相によりクロック動作さ
れる。２つのチャネルシフト手段は各々シーケンサ内に
含められ、制御信号に応答してデータチャネルの交換を
可能にする。

［実施例の説明］ 本発明によれば、幾つかの設計制約を満足しながら、与
えられた回路技術に対して可能な最高データ速度で動作
するＤＥＭＵＸアーキテクチャが開示される。これらの
設計制約は以下の記載のようにまとめられる。第１に、
回路は特定技術の制限内で可能な最大連続人力ＮＲＺデ
ータ速度で動作しなければならない。このデータ速度は
１／Ｔｄで定義され、ここでＴｄは適当な負荷条件下（
代表例では３ないし４のファンアウト（ｆａｎ−ｏｕｔ
）を有する）における単一ゲートの時間遅延である。例
えば、１００１）Ｓの負荷ゲート遅延を有する技術は、
内部的には１ＯＧｂ／ｓにおけるＮＲＺ運転が可能であ
ることが要求される。

第２に、回路は多重可調節遅延線を必要とすることな（
動作しなければならない。２本以上の可変遅延線は許容
されない（最初の外部のクロック及びデータを同期化す
るために遅延線は１本使用される）。第３に、ＤＥＭＵ
Ｘは、データのフレーム同期すなわちデータを適当な出
力チャネルおよびタイムスロットと合わせるために必要
な時間及び空間的なデータシフトのための手段を含まな
ければならない。第４に、ＤＥＭＵＸは出力端に全ての
出力チャネルデータを同時に提示しなければならない。

この要求は、ＤＥＭＵＸに対しては出力データの交互の
配置（スタガ）は許容されないことを嫌味する。

上記の要求は通信系応用に最大の利益を与え、この場合
は可能な最高動作速度が関心事であるが、費用や信頼性
の理由で多数のユーザ手動調節は回避されなければなら
ない。

最大動作速度という第１の要求は、本発明において、非
クロック動作論理を排除すること、「２位相（ｂｉｐｈ
ａｓｅ）Ｊアーキテクチャを利用すること及び必要な論
理機能を達成するために「データラッチ（ｄａｔａ　１
ａｔｃｈ）　Ｊ及び「マックスラッチ（ｍｕｘ　１ａｔ
ｃｈ）Ｊを含めてＥＣＬ　（エミッタ結合口ジッり）ラ
ッチ構成を利用すること、とを使用することにより実現
される。

本発明は、システムクロツクを用いてＤＥＭＵＸ内に使
用される全ての回路を同期化することにより、非クロッ
ク動作ロジックを回避し、すなわち隣接するクロック動
作ロジック段の間への非クロック動作ロジックの介在は
ない。

動作速度を通常の方法の約２倍とするために、いわゆる
「２位相」回路法が使用される。第１図に示すような通
常のＥＣＬ　（エミッタ結合ロジック）ラッチの記号表
示は、取得（アクアイア：ａＣｑｕｉｒｅ）及びラッチ
（１ａｔｃｈ）の２つのモードで動作する。取得モード
（クロック−１）においては、ラッチは、データを入力
端りから出力端Ｑへ伝送する単純差動増幅器として動作
する。この動作モードにおいては、ラッチは入力データ
値（１または０）を検知する。ラッチモード（クロック
−〇）においては、出力端Ｑはある特定の論理レベルに
おいて安定し、ラッチは内部的にはデータ入力端から切
離される。動作の特定モードはクロックの位相（特定時
刻における１または０）により決定され、出力が安定す
る特定の論理レベルは、タロツクが取得モード（Ｃ−１
）とラッチモード（Ｃ−〇）との間を移行するときに現
れる入力データレベルにより決定される。

従って、通常の方法では、クロックサイクルの半分（す
なわちＣ−０）に対してはデータ入力が無視される。２
位相・アーキテクチャは並列に動作する。２個以上のラ
ッチを使用することにより普通であれば利用されない時
間を利用するので、１つのラッチが取得している間でも
他の並列回路はラッチをなしている。このようにデータ
は常時いずれかの回路によってサンプリングされるので
、時間の無駄がない。従って、データの通過量は２倍に
なる。２位相回路法を用いることの１つの特徴は、クロ
ック動作周波数はデータ通過速度の１／２に等しいこと
である。

ＥＣＬラッチは、及びここに記載のマックスラッチ（Ｍ
ラッチ）及びデータラッチ（Ｄラッチ）のような変更態
様は開示のＤＥＭＵＸアーキテクチャで使用される基本
的構成ブロックである。第２図に示すＤラッチは標準Ｅ
ＣＬラッチと同じである。第３図に示すＭラッチは直列
ゲーチングの追加レベルを有するＥＣＬラッチから構成
される。

この追加された直列ゲーチング（ＱＳｌ、ＱＳ２）を有
して、Ｍラッチ（第３図）は「選択」入力（ＳＳＳ）に
より制御されるデータ選択を有するクロック動作２：１
のマルチプレクサ（多重化装置）として動作する。Ｄラ
ッチ及びＭラッチの動作については後でさらに詳細に説
明する。Ｄラッチ及びＭラッチ構成は論理入力及び論理
出力間の単一デート遅延（Ｔｄ）のみを導入する。

シリコンバイポーラ即ちＦＥＴ技術内に含まれる他の論
理構成（例えば“ＣＭＬ”　（電流モードロジック））
並びに非シリコン技術（例えば、ＧａＡｓＦＥＴ及びバ
イポーラ）は同様な単一ゲート遅延特性をもつことがで
き、ここに開示のアーキテクチャに最適であることに注
目されたい。このような他の論理構成及び論理技術は負
荷ゲート遅延に対して異なる値を有するであろうが、こ
こに記載のＥＣＬ構成は単なる例示にすぎない。

多重ゲート遅延ロジックのようなロジックは単一ゲート
遅延ロジックと比較すると最善の性能を出さなければな
らないけれども、多重ゲート遅延ロジックを利用する回
路構成もまたここに開示のアーキテクチャから利益を受
けるであろう。

第２の制約に関しては、従来技術においては、回路の異
なる部分に対して異なる周波数クロックを使用する通常
の設計方法のために、ＤＥＭＵＸ内に多重可調節遅延線
の必要性が出てくる。この結果、これらのクロックに同
期化するために遅延線が必要になる。ＤＥＭＵＸ構成に
おいては入力及び出力のデータ速度は異なるので、異な
る周波数を使用することは理解可能である。

本発明は、出力データ速度に等しいように選択された同
一システムクロック周波数を用いることにより、Ｄ’Ｅ
　Ｍ　Ｕ　Ｘの全ての部分を同期化する。

全回路に対して単一クロック周波数を使用することによ
り、回路の全ての要素は本質的に同期化され、追加の可
調節遅延回路の必要性は回避される。

ある種の必要な回路機能を提供するために、ＤＥＭＵＸ
内にデータ交互配置（スタガ）が必要となる。これはシ
ステムクロックの多位相を導入することにより達成され
る。位相の数はＤＥＭＵＸの次数（すなわちチャネル数
）に等しい（例えば１　：４ＤＥＭＵＸは４つのクロッ
ク位相を有するであろう）。２位相回路においては、２
つの有効位相、すなわちクロック位相とその反転位相と
が提供される。ＥＣＬのような差動ロジック構成におい
ては、反転出力は常時利用可能であり、両クロック位相
は十分に同期していて遅延はない。

位相間隔は３６０／　Ｍであり、ここでＭはＤＥＭＵＸ
の次数である。従って、１　：　４ＤＥＭＵＸにおいて
はＭは４であり、４つのクロック位相は９０度の位相間
隔を有する。Ｍ＞２に対しては、通常の同期ディバイダ
回路（マスター／スレーブ・フリップフロップ）を用い
て追加位相が形成される。

ＤＥＭＵＸは内部で出力データ速度に等しい周波数でク
ロック動作される。Ｍの異なるクロック位相が使用され
、相互結合されたラッチ間の位相は、後続のラッチが常
にその前置ラッチより少なくとも１ゲート遅延だけ長い
取得モード内にあるように配置される。言い換えれば、
後続のラッチのクロック動作は、タイムが少なくとも１
ゲート遅延に対応する量だけ前置ラッチに対し遅延され
た位相でなければならない。しかしながら、この位相遅
延は１ゲート遅延より多くの１８０度を超えてはならず
、その理由はこの場合これは位相遅延ではなくむしろ位
相前進となるからである。

第３の魯求すなわちデータのフレーム同期は、ＤＥＭＵ
Ｘにおいて、同様にクロック信号の位相シフトにより達
成される。データを１つの出力チャネルから他の出力チ
ャネルへ物理的にシフトしようとするよりもむしろ、ク
ロックとデータとの位相関係を変更することだけが必要
である。Ｍクロック位相を有するＭ次ＤＥＭＵＸに対し
ては、回路内の各ラッチに対しクロック位相を３８０　
／Ｍ度のステップで増分前進させると、隣接出力ポート
を介してデータは側方向へ前進するであろう。

再整合が行われながらあるデータは犠牲にされようが、
このようなデータのローテーション（交換）は、通常シ
ステム設定期間の間のみまれに必要とされかつ許容され
る。ある実施例においては、Ｍラッチを用いてデータチ
ャネル（第６図の６Ｃ１−６Ｃ４）及びクロック位相シ
フト（第６図の６Ｌｌ−６Ｌ２）の物理的再整合の組合
わせを用いてもよいことに注目すべきである。

最後に、第４の制約は、データ通路に必要とされるよう
な追加の遅延ラッチを含むことにより満たされ、これに
より適当な時間に入力端においてデータが取得され、要
求どおりに同時に提供される出力を有する出力端に適当
な時間にシフトされる。

第２図を用いてデータラッチ（Ｄラッチ）の動作を説明
する。Ｄラッチは、相補のクロック（Ｃ及びＣ）、デー
タ入力（Ｄ及びＤ）及びバッファ出力（Ｑ、Ｑ）を有す
る十分に差動のＥＣＬ回路である。

ＶＴＴ及びｖＣＣにバイアスが付加されたとき、Ｒ１、
Ｑ５及びＲ５からなる回路は、トランジスタＱ１及びＱ
２のコレクタ接続点とトランジスタＱ３のベースとの間
にエミッタフォロワ接合回路を提供する。同様に、ＶＴ
Ｔ及びｖＣＣにバイアスが付加されたとき、Ｒ２、Ｑ６
及びＲ６は、トランジスタＱ４及びＱ３のコレクタ接続
点とトランジスタＱ２のベースとの間にエミッタフォロ
ワ結合回路を提供する。Ｒ１及びＲ２はゲイン設定抵抗
器であり、Ｒ５及びＲ６はエミッタフォロワバッファＱ
５及びＱ６にバイアスを付加するためのブルダゲン抵抗
器として動作する。ＶＴＴは全体の電力消費を減少する
ことを目的とした任意の供給端であり、ＶＥＥ＜ＶＴＴ
＜ＶＣＣの関係にある。ｖＣ８及びＶＥＥによりバイア
スが付加されたとき、トランジスタＱ９及び抵抗器Ｒ９
はラッチに対するバイアス電流源を提供する。

クロックが高位（Ｃ−Ｌ　Ｃ−０）であるとき、トラン
ジスタＱ７はオンとなり、これにより差動対Ｑ１及びＱ
４を導通させる。これは「取得」位相である；すなわち
出力Ｑ及びＱはそれぞれ人力り及びＤの値をとる。クロ
ック入力が低位（Ｃ−０、Ｃ−１）となると、Ｑｌはオ
フとなりＱ８がオンになる；従ってＱｌ及びＱ４が不導
通に、かつ差動対Ｑ２、Ｑ３が導通させ、これにより出
力Ｑ及びＱをラッチし、これらをデータ人力内の次の変
化から遮断する。出力Ｑ及びＱは、クロックがこの「ラ
ッチ」位相にあるときのみ安定である。

第３図を用いてＭラッチの動作を説明する。Ｍラッチは
、相補のクロック（Ｃ及びＣ）、選択信号（Ｓ及びＳ）
、データ入力（ＤＩ、Ｄ２及びＤｌ、Ｄ２）及びバッフ
ァ出力（ＱＳＱ）を有する十分に差動のＥＣＬ回路であ
る。

Ｒ１、Ｑ６、Ｒ５及びＲ２、Ｑ６、Ｒ６からなる回路は
前の記載と同様に動作する。抵抗器Ｒ１及びＲ２はゲイ
ン設定抵抗器であり、Ｒ５及びＲ６はエミッタフォロワ
バッファＱ５及びＱ６にバイアスを付加するためのプル
ダウン抵抗器として動作する。ＶＴＴは全体の電力消費
を減少することを目的とした任意の供給端であり、ＶＥ
Ｅ＜ＶＴＴ＜ＶＣＣの関係にある。ｖｃｓ及びＶＥＥに
よりバイアスが付加されたとき、トランジスタＱ９及び
抵抗器Ｒ９はラッチに対する電流源を提供する。

動作中において、選択入力（Ｓ及びＳ）は、トランジス
タＱＳ１及びＱＳ２を用いて、Ｓ−１、ｓ−ｏのときに
入力Ｄ１、石を、ｓ−ｏ、Ｓ−１の時にＤ２、Ｄ２を選
択するだめのの夕選択（ＭＵＸ）機能を提供する。選択
信号が高位（Ｓ−１，５−０）でありかつクロックが高
位（Ｃ−１、Ｃ−’０）で゛あるとき、トランジスタＱ
７、ＱＳＩはオンとなり、これにより、差動対ＱＩＡ及
びＱ４Ａを導通させる。これはＤｉｒ取得」位相である
；すなわち出力Ｑ及びＱはそれぞれ人力り及びＤの値を
とる。クロック入力が低位（Ｃ−０、Ｃ−１）となると
、ＱＩＡ及びＱ４Ａが不導通になりかつ差動対Ｑ２、Ｑ
３が導通し、これにより出力Ｑ及びＱをラッチし、これ
らをデータ入力内の次の変化から遮断する。出力Ｑ及び
Ｑは、クロックがこの「ラッチ」位相にあるときのみ安
定である。

同様に、選択信号が低位（Ｓ−０，５−１）でありかつ
クロックが高位（Ｃ−１、Ｃ−０）であるとき、トラン
ジスタＱ７、ＱＳ２がオンとなり、これにより差動対Ｑ
ＩＢ及びＱ４Ｂが導通ずる。

これはＤ２ｒ取得」位相であり、このとき出力Ｑ及びＱ
はそれぞれ入力Ｄ２及びＤ２の値をとる。

クロックが低位（Ｃ−０、Ｃ−１）になると、ＱＩＢ及
び０４Ｂが不導通になりかつＱ２、Ｑ３が導通し、これ
により出力Ｑ及びＱをラッチする。

第４図及び第５図の５００を用いて、本発明に）よる１
　：　２ＤＥＭＵＸの動作を説明する。バッファ４０１
は他の装置から受取られた単一極性入力データ信号を（
ＤＡＴＥ　ＩＮ）を受取り、限界信号ＤＲを用いてそれ
を差動入力データ信号４１１に変換する。

もし必要ならば、バッファ４０１は入力信号に対し他の
信号調整機能（例えば、濾波、レベルシフト等）を提供
してもよいのは当然である。バッファ４０２は単一極性
クロック信号を差動システムクロック信号４１２に変換
する。バッファ４０３及び４０４はそれぞれ、チャネル
Ａ及びチャネルＢのための１　二２ＤＥＭＵＸ出力を緩
衝する。バッファ４０３及び４０４はまた、ＤＥＭＵＸ
を外部装置へ接続するために他の信号調整を提供しても
よい。選択リードＳＲ及び遅延／シフトリードＤ／Ｓは
、後で説明するように１　：　２ＤＥＭＵＸに対しデー
タのフレーム同期を可能にする。ラッチ４Ａ１．４Ａ２
及び４Ｂ１はＤラッチであり、一方４Ｃ１及び４Ｃ２は
Ｍラッチである。ラッチ４Ａ１及び４Ａ２はシステムク
ロック４１２の反対位相でクロック動作される゛。従っ
て、第５図の５００におけるタイムスロット５０１に示
すように、ラッチ４Ａ１はシステムクロック信号の１つ
の位相の間に入力データピットＩＡを取得し、位相５０
２の間に入力データをラッチする。一方、ラッチ４Ａ２
はシステムクロック信号５０２の第２位相の間に入力デ
ータ２人を取得し、位相５０３の間に入力データをラッ
チする。この゛ように、ラッチ４Ａ１及び４Ａ２は、連
続入力データ５１０の交互のビットを連続的にロードす
る。

ラッチ４Ｂ１はチャネル１のデータを１ビット期間だけ
遅延し、従ってチャネル１及びチャネル２のデータはそ
れぞれラッチ４Ｃ１及び４Ｃ２に同時に到達する。これ
はタイムスロット５０２において起こり、このときラッ
チ４Ａ２がデータ２人を取得するのと同一クロック位相
の間にラッチ４Ｂ１はラッチ４Ａ１からデータＩＡを取
得し、これによりチャネル１のデータに対し１ビツト遅
延期間を提供する。ラッチ４Ｃ１及び４Ｃ２への選択入
力がリードＤ／Ｓ及びＳＲにより外部的に高位（Ｓ−１
，５−０）に設定されているならば、このときＤ１人力
は能動化して通常の直列データ伝送が起こる。このとき
タイム５０３に示すように、ラッチ４Ｃ１及び４Ｃ２か
らの出力ＩＡ、２Ａ。

すなわちチャネル１及びチャネル２の出力は同時に発生
する。

さらに、タイムスロット５０３の間にラッチ４Ａ１は入
力データビットＩＢを取得する。タイムスロット５０４
において、ラッチ４Ａ２は入力データピット２Ｂを取得
し、一方ラッチ４Ｂ１はラッチ４Ａ１からビットＩＢを
取得する。タイムスロット５０５においてラッチ４Ｃ１
及び４Ｃ２はそれぞれ出力ビットＩＢ及び２Ｂを取得し
かつラッチ４Ａ１はビットＩＣを取得する。この過程が
継続されて、入力データストリーム５１０からの奇数ビ
ットはチャネル１の出力となり、偶数ビットはチャネル
２の出力となる。システムクロック速度は出力データ速
度（すなわち、入力データ速度／Ｍ）に等しいことにも
注目されたい。

上記実施例において、チャネル１及びチャネル２のデー
タは入力データから適切に分離された物と仮定した。上
記の実施例において、チャネル１が偶数ビットを出力し
及びチャネル２が奇数ビットを出力するときはデータに
誤配置が発生している。データの誤配置が存在するとき
は、チャネル２のデータは４０３の出力に発生し、その
次のワード用のチャネル１のデータは４０４に回される
。さらに、データチャネルが切換えられるだけでなく、
ワードの分割は正しく行われず、従って（１ａ１２ａ）
、（ｌｂ、２ｂ）、（１ｃ、　２　ｃ）等の出力（チャ
ネル１及び２等に同時に出力される連続ビットａＳｂ、
ｃを示す）代りに、出力順序は（２ａ、１ｂ）（２ｂ、
ｌｃ）等となる。このデータ誤配置順序は、本発明によ
り、ラッチ４Ｃ１及び４Ｃ２の選択入力（Ｓ、Ｓ）に外
部から論理ゼロ（Ｓ−０，５−１）を付加することによ
り修正される。この結果、４Ｃ１及び４Ｃ２のＤ２人力
ＣＤ２、Ｄ２）が導通化されてデータチャネルを交差結
合し、従って出力は反転されて再度同期化される。この
結果チャネル１及びチャネル２の結合が反転され、これ
によりこれらはそれらの個々のワードの同一ビットを正
しくかつ同時に出力する。この場合における回路タイミ
ングを図式表示した第５図の５２０を参照されたい。

第６図及び第７図を用いて、本発明による１：４ＤＥＭ
ＵＸの動作を説明する。本設計のモジュール方式を利用
して、１　：４ＤＥＭＵＸは基本的には、多位相選択ク
ロックを追加した２個の１：２ＤＥＭＵＸから構成され
る。もし可能ならば回路の最適化によって不必要なラッ
チは省略可能であり、これにより回路数を最小にするこ
とが可能である。

詳細な回路の説明にはいる前に、ラッチ６Ａ１．６Ｂ１
．６Ｃ１，６Ａ３及び６Ｃ３は、第４図に示した構成に
類似の１＝２デマルチプレクサを構成することに注目さ
れたい。同様に、ラッチ６Ａ２．６Ｂ２．６Ｃ２，６Ａ
４及び６Ｃ４は他の同種デマルチプレクサを構成する。

１：２デマルチプレクサのクロック動作及びデータ取得
は、オーバーラツプするＬｌ、Ｌ２内部クロック動作を
介して重す合される。

バッファ６０１は限界信号ＤＲを用いて単一極性入力デ
ータ信号（ＤＡＴＥ　ＩＮ＞を差動人力データ信号８１
１に変換する。同様に、バッファ６０２は限界信号をＣ
Ｒを用いて単一極性クロック信号を差動クロック信号８
１２に変換する。バッファ６０２４よ１　：４ＤＥＭＵ
Ｘを外部装置へ接続するために必要な他の信号調整機能
を提供してもよい。バッファ８０３及び６０４はそれぞ
れ、内部システムクロック８１３及び６１４の異なる位
相の出力を緩衝する。

バッファ６０５−６０８はそれぞれ、チャネル１−４の
ための差動信号を出力する。バッファ６０５−６０８は
また、１　：　４ＤＥＭＵＸを外部装置へ接続するため
に他の信号調整を提供してもよい。

ラッチ６Ａ１−６Ａ４．６Ｂ１．６Ｂ２．６Ｄ１−６Ｄ
４．６Ｍ１及び６Ｍ２はＤラッチ、６Ｃ１−６Ｃ４，６
Ｌ１及び６Ｌ２はＭラッチである。　１ビットシフト信
号（Ｓｌ、Ｓｌ）及び２ビットシフト信号（Ｓ２、Ｓ２
）はそれぞれ、データ信号内に１ビツト遅延及び２ビツ
ト遅延を発生させる。これらの信号は、Ｍラッチの６Ｃ
１゜６Ｃ２，６Ｃ３，６Ｃ４，６Ｌ１及び６Ｌ２にそれ
らのＤｌ、Ｄｌ、またはＤ２、Ｄ２人力のいずれかを選
択させる。これらの信号はｌ：４ＤＥＭＵＸのデータの
再フレーム同期化を可能にするが、これについては後節
で説明する。

入力クロック周波数（クロック）は最初に（ラッチ６Ｍ
１及び６Ｍ２により）半分に分割されて入力周波数の半
分の４位相システムクロック信号、Ｌ２、Ｌｌ、Ｌ２を
形成し、各々の位相は相互に９０度ずつずれている。６
Ｍ１及び６Ｍ２からのこれらのシステムクロック信号は
ラッチ６Ｌ１及び６Ｌ２のＤｌ及びＤ２データ入力の両
方にそれぞれ供給される。Ｌｌ及びＬ２のＤ２への結合
は、　。

Ｄｌへの結合とは異なり反転されていることに注意され
たい。従って、例えば、６Ｌ１及び６Ｉ、２の選択入力
が高位（すなわちＳ−１，５−０）であるとき、６Ｌ１
及び６Ｌ２はそれぞれＬｌ及びＬ２を取得する；しかし
選択入力が低位（すなわち５−ＯｌＳ−１）であるとき
は、６Ｌ１及び６Ｌ２はぞれぞれＬｌ及びＬ２を取得す
る。後節で説明するように、この方法がデータのフレー
ム同期化に使用される。

チャネル１用のシーケンサ手段は、ラッチ６Ａ１．６Ｂ
１及び６Ｄ１並びにチャネルシフト手段６Ｃ１からなる
。チャネル２用のシーケンサ手段は、ラッチ６Ａ２．６
Ｂ２及び６Ｄ２並びにチャネルシフト手段６Ｃ２からな
る。チャネル３用のシーケンサ手段は、ラッチ６Ａ３及
び６Ｄ３並びにチャネルシフト手段６Ｃ３からなる。チ
ャネル４用のシーケンサ手段は、ラッチ６Ａ４及び６Ｄ
４並びにチャネルシフト手段６Ｃ４からなる。

ＤＥＭＵＸ内のデータ取扱いラッチは、Ｌｌ、Ｌｌ、Ｌ
２またはＬ２を用いてクロック動作される。このように
、回路内では、４位相の重なり合いクロックが使用され
る。クロック動作シーケンスは、Ｌ１→Ｌ２→Ｌ１→Ｌ
２である（第７図参照）。第７図に示すように、ラッチ
６Ｍ１及び６Ｍ２内の本来的な遅延（Ｔｄ）のために、
信号Ｌ１、Ｌｌ、Ｌ２、Ｌ２は外部クロック信号に対し
遅延される。しかしながら、この遅延は内部回路動作に
は無関係である。さらに信号Ｌ１、Ｌｌ、Ｌ２、Ｌ２は
全て上昇時間Ｔｒ及び下降時間Ｔｆを示し、これらは図
上で等しいとみなしうる。適切なデータ取得を確保する
ために、直列接続されたラッチが１８０度位相基準クロ
ックでクロック動作されないとき本発明は注意しながら
クロック動作シーケンスを使用する。例えば、Ｌ１クロ
ック動作されたラッチはすぐにＬ２クロック動作ラッチ
をフォローしてはならない。

第６図の回路動作を以下に第７図を用いて説明する。

ラッチ６Ａ１はＬｌでクロック動作され、ラッチ６Ａ２
はＬ２でクロック動作され、ラッチ６Ａ３はＬｌでクロ
ック動作され、及びラッチ６Ａ４はＬ２でクロック動作
される。従って、データは入力データストリームから順
次に取得されて各入力レジスタヘラッチされる。第７図
から、各ラッチに対して取得パルス幅（例えばＬｌ）は
１つの完全クロック周期すなわち２つのデータビット幅
であることに注意されたい。これは、各ラッチ６Ａ１−
６Ａ４は順次に２つのデータビットを取得するが、ラッ
チされるのは２番目のビットのみであることを意味する
。

また、６Ｂ１及び６Ｂ２はＬＬでクロック動作される。

ラッチ６Ｃ１−６Ｃ４はＬｌでクロック動作される。ラ
ッチ６Ｄ１−６Ｄ４はτ〕またはＬ２のいずれかでクロ
ック動作される。第６図では、ＬｌとＬ２との間のシス
テムクロックラインの負荷をバランスさせるために、ラ
ッチ６Ｄ１−６Ｄ４はＬ２でクロック動作されるように
図示されている。

以下は、第７図を参考にした第６図の回路論理シーケン
スのステップ毎の計算である。第７図もまた、図式でチ
ャネル１−４の最初のビットすなわちＩＡ−４Ａがいか
なる順序で種々の段を通過していくかを示す。

時間間隔７０１：最初Ｌ１及びＬ２の両方とも高位であ
ると仮定する。

６Ａ１は新たなチャネル１のビット（ＩＡ）を取得する
。

６Ａ２もまたチャネル１のビット（ＩＡ）を取得する。

時間間隔７０２：Ｌｌは低位となりＬ２は高位のままで
ある。

６Ａ１はチャネル１のビット（ＩＡ）をラッチする。

６Ａ２はチャネル２のビット（２Ａ）を取得する。

６Ａ３はチャネル２のビット（２人）を取得する。

６Ｂ１はチャネル１のビット（ＩＡ）を６Ａ１から取得
する。

６Ｂ２は６Ａ２からそれ自身まだ取得位相内にあるビッ
ト（２Ａ）を取得する。６Ｂ２の出力は未確定である。

時間間隔７０３：Ｌｌは低位のままでありＬ２は低位と
なる。

６Ａ１はチャネル１のビット（ＩＡ）を保持する。

６Ａ２はチャネル２のビット（２Ａ）をラッチする。

６Ａ３はチャネル３のビット（３Ａ）を取得する。

６Ａ４はチャネル３のビット（３Ａ）を取得する。

６Ｂ１は６Ａ１からの取得を継続する。

６Ｂ２はチャネル２のビット（２Ａ）を取得する。

時間間隔７０４：Ｌｌは高位となりＬ２は低位のままで
ある。

６Ａ２はチャネル２のビット（２Ａ）を保持する。

６Ａ３はチャネル３のビット（３Ａ）をラッチする。

６Ａ４はチャネル４のビット（４Ａ）を取得する。

６Ｂ１はチャネル１のビット（ＩＡ）をラッチする。

６Ｂ２はチャネル２のビット（２人）をラッチする。

６Ｃ１はチャネル１のビット（ＩＡ）を取得する。

６Ｃ２はチャネル２のビット（２Ａ）を取得する。

６Ｃ３はチャネル３のビット（３Ａ）を取得する。

６Ｃ４はそれ自身まだ取得位相内にある６Ａ４を取得す
る。従って６Ｃ４の状態は未確定である。

時間間隔７０５：Ｌｌは高位のままでありＬ２は高位と
なる。

６Ａ３はチャネル３のビット（３Ａ）を保持する。

６Ａ４はチャネル４のビット（４Ａ）をラッチする。

６Ｂ１はチャネル１のビット（ＩＡ）を保持する。

６Ｂ２はチャネル２のビット（２Ａ）を保持する。

６Ｃ１−６Ｃ４はチャネル１−チャネル４のビット（１
λ、２Ａ、３Ａ、４Ａ）をそれぞれ取得する。

ラッチ６Ａ１及び６Ａ２は、時間間隔７０１において記
載のように新たなチャネル１のビット（ＩＢ）を取得す
ることに注意されたい。

時間間隔７０６：Ｌｌは低位となりＬ２は高位のままで
ある。

６Ｃ１−６Ｃ４はチャネル１−チャネル４のビットをそ
れぞれ同時にラッチする。

ラッチ６Ａ１．６Ａ２．６Ｂ１及び６Ｂ２は前に記載の
時間間隔７０２内で示したように機能するが、ただしこ
の場合はチャネル１及び２用にビットＩＢ及び２Ｂが適
切に取得ないしラッチされることに注意されたい。

６Ｄ１−６Ｄ４がどのようにタロツク動作されるかに依
存してＬｌが再び高位になるかまたはＬ２が低位となっ
たときにシーケンスは完了し、分離されたデータは出力
端に供給される。この最終列のラッチは、前記の時間間
隔７０４に記載のように、６Ｃ４は正しくない状態を簡
単に取得しやすいので必要となる。しかしながら６Ｄ１
−６Ｄ４のラッチがこの問題を排除するので、常に正し
い状態にラッチしよう。

第６図を用いてデータのフレーム同期を説明する。デー
タのフレーム同期は２ビツトのフレーム同期信号を用い
て処理される。外部から６Ｃ１−６Ｃ４用の選択入力を
低位（Ｓｌ−０，５ｌ−１）に設定することにより、デ
ータはクロックに対して１ビツト前進させるかまたは３
ビツト遅延させるかが可能である。これは接続を変更し
、これにより６Ｃ１は６Ｂ２を読取り、６Ｃ２は６Ａ３
を読取り、６Ｃ３は６Ａ４を読取り、及び６Ｃ４は入力
データを直接読取る。

もしデータをクロックに対して２ビツトだけ前進させた
りまたは遅延させたりすることが必要なときは、６Ｌ１
及び６Ｌ２の選択入力が低位（Ｓ２−０、Ｓ２−１）に
設定される。これによりＬｌ、Ｌ２のクロック動作信号
を反転させ、この結果２ビツトのシフトが行われる。

最後に、もしデータをクロックに対して３ビツトだけ前
進させたりまたは１ビツトだけ遅延させたりしなければ
ならないときは、両方のフレーム同期ライン（６Ｃ１−
６Ｃ４及び６Ｌ１−６Ｌ２用に選択人力）が低位（Ｓｌ
−３２−０，５ｌ−３２−１）に設定される。

Ｎが２に等しい場合の１　：　２ＮＤＥＭＵＸを第６図
及び第７図により説明してきたが、開示の方法はＮが２
より大なるＤＥＭＵＸを構成するのにも使用可能である
ことは明らかであろう。さらに一般的に、このＤＥＭＵ
ＸはＭが任意の整数である１：Ｍ　　ＤＥＭＵＸを構成
可能である。このような構成は、入力データ速度１／Ｍ
に等しい周波数で動作するＭ位相のシステムクロックと
、及び入力信号をＭ個のチャネルに復号化するＭ個のシ
ーケンサであって所定のデータチャネルを選択するため
に各シーケンサが前記Ｍ位相クロックの独特の組合わせ
を使用するＭ個のシーケンサ手段と、を必要とする。

上記のラッチ及びバッファは、周知の集積化バイポーラ
またはＦＥＴ回路技術のいずれかを用いるか、またはガ
リウムヒ素（ＧａＡｓ）ＦＥＴ。

バイポーラまたは超自己整合シリコンバイポーラのよう
なより複雑な技術を用いるように設計することが可能で
ある。

以上の説明は本発明の原理の応用の単なる例示に過ぎな
い。同業者であれば、本発明の精神と範囲から逸脱する
ことなく他の方法及び回路が構成可能であろう。

【図面の簡単な説明】

第１図は、基本的なラッチ動作を理解するために有効な
記号表示ラッチ； 第２図は、本発明に使用される構成ブロックの１つであ
るデータラッチ（Ｄラッチ）；第３図は、本発明に使用
される構成ブロックの１つであるマルチプレクサラッチ
（Ｍラッチ）；第４図は、本発明による１：２ＤＥＭＵ
Ｘ回路の例示的実施例； 第５図の５００は、人力データ信号が適切に分離される
間における、入力データ、システムクロック及び第４図
のＤＥＭＵＸの種々の段のタイミング、及び第５図５２
０は、分離動作の誤配置の間のタイミング； 第６図は、本発明による１：４ＤＥＭＵＸ回路の例示的
実施例；及び 第７図は、入力データ、システムクロック信号及び多位
相内部クロック信号の間のタイミングを示す図である。 ４０１−４０４，６０１−６０８・・・バッファ４Ａｌ
−４＾２，４ＢＬ、４ＣＬ−４Ｃ２，８ＡＬ−６Ａ４．
ｌ１ｉＢｌ−６Ｂ２．８Ｃ１−ＢＯ２，６Ｄｌ−８０４
・・・シーケンサ手段４Ｃ１−４Ｃ２，６Ｃ１−６Ｃ４
・・・チャネルシフト手段８Ｌｌ−８Ｌ２・・・クロッ
ク位相シフト手段６Ｍｌ−ＢＭ２・・・クロック発生手
段Ｄ／５ＳＳＲ，Ｓｌ、Ｓｌ・・・第２の制御信号Ｓ２
、Ｓ２・・・制御信号 出　願　人：アメリカン　テレフォン　アンドＦＩ０．
２ ＦＩＧ、　３

Claims (9)

【特許請求の範囲】
1. （１）多重化されたデータ信号をＭ個のデータチャネル
   に分離するためのＭが４以上の整数である１：Ｍデマル
   チプレクサにおいて； 入力データ信号速度をＭで除した値に等しい周波数を有
   するＭ個の位相システムクロック信号を発生する手段；
   及び 前記多重化されたデータ信号をＭ個のデータチャネルに
   復号化するためのＭ個のシーケンサ手段であって、前記
   多重化されたデータ信号から１個のデータチャネルを選
   択するために、前記Ｍ個のシーケンサ手段の各々は前記
   Ｍ個の位相システムクロックの異なる組合わせによりク
   ロック動作されるようにしたＭ個のシーケンサ手段； とを具備することを特徴とする１：Ｍデマルチプレクサ
   装置。
2. （２）前記発生手段に結合されたクロック位相シフト手
   段であって、前記位相シフト手段により受取られた制御
   信号に応答して、前記シーケンサ手段に出力される前記
   Ｍ個のクロック位相信号の各々の位相をクロック位相の
   一定数だけシフトするためのクロック位相シフト手段に
   おいて、前記位相シフト手段が、前記シーケンサ手段の
   各々により前記多重化されたデータストリームから選択
   されたデータのチャネルを前記一定数だけ変更するよう
   にしたクロック位相シフト手段をさらに具備することを
   特徴とする請求項１に記載のデマルチプレクサ装置。
3. （３）各々前記シーケンサ手段の１個に組合わされ、第
   ２の制御信号に応答して前記シーケンサ手段の各々によ
   り選択されたデータのチャネルを変更するためのＭ個の
   チャネルシフト手段をさらに具備することを特徴とする
   請求項１に記載のデマルチプレクサ装置。
4. （４）多重化されたディジタルデータ信号を２＾Ｎ個の
   データチャネルに分離するための１：２＾Ｎ（ここでＮ
   は２以上の整数）デマルチプレクサ装置において； 入力データ信号速度を２＾Ｎで除した値に等しい周波数
   において２＾Ｎ個の位相を有するシステムクロックを発
   生する手段；及び 前記入力データ信号を２＾Ｎ個のデータチャネルに復号
   化するための２＾Ｎ個のシーケンサ手段であって、前記
   入力データ信号から１個のデータチャネルを選択するた
   めに、前記２＾Ｎ個のシーケンサ手段の各々は前記２＾
   Ｎ個の位相システムクロックの異なる組合わせによりク
   ロック動作されるようにした２＾Ｎシーケンサ手段； とを具備することを特徴とする１：２＾Ｎデマルチプレ
   クサ装置。
5. （５）前記発生手段に結合されたクロック位相シフト手
   段であって、制御信号に応答して前記２＾Ｎ個のクロッ
   ク位相信号の各々の位相を前記一定数だけシフトするた
   めのクロック位相シフト手段において、前記位相シフト
   手段が前記シーケンサ手段の各々により前記入力データ
   信号から選択されたデータチャネルを前記一定数だけ変
   更するようにしたクロック位相シフト手段をさらに具備
   することを特徴とする請求項４に記載のデマルチプレク
   サ装置。
6. （６）各々前記シーケンサの別々の１個に含められ、第
   ２の制御信号に応答して前記シーケンスサ手段の各々に
   より選択されたデータのチャネルを変更するための２＾
   Ｎ個のチャネルシフト手段をさらに具備することを特徴
   とする請求項５に記載のデマルチプレクサ装置。
7. （７）前記シーケンサ手段の各々が複数のラッチ手段を
   含むようにしたことを特徴とする請求項６に記載のデマ
   ルチプレクサ装置。
8. （８）外部データ源からデータ信号を受信し、かつ前記
   受信データ信号を前記入力データ信号に調整する手段；
   及び 各々前記２＾Ｎ個のシーケンサ手段の個々の１つに結合
   され、それから出力するためにデータ出力を調整するた
   めの２＾Ｎ個の伝送手段； とをさらに具備することを特徴とする請求項４に記載の
   デマルチプレクサ装置。
9. （９）多重化されたディジタル入力データ信号を２個の
   チャネルに分離するための１：２デマルチプレクサ装置
   において； 入力データ信号の速度の半分に等しい周波数において２
   つの位相を有するシステムクロックを発生する手段； 前記多重化されたデータ信号を２個のデータチャネルに
   復号化するための２個のシーケンサ手段であって、前記
   多重化されたデータ信号から１個のデータチャネルを選
   択するために、前記２個のシーケンサ手段の各々は前記
   システムクロックの異なる位相によりクロック動作され
   るようにした２個のシーケンサ手段；及び 各々前記シーケンサ手段の１個に組合わされ、制御信号
   に応答して前記シーケンサ手段の各々により選択された
   データのチャネルを変更するための２個のチャネルシフ
   ト手段； とを具備することを特徴とする１：２デマルチプレクサ
   装置。