JPH01295568A - 画素合成処理器 - Google Patents
画素合成処理器Info
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- JPH01295568A JPH01295568A JP63126272A JP12627288A JPH01295568A JP H01295568 A JPH01295568 A JP H01295568A JP 63126272 A JP63126272 A JP 63126272A JP 12627288 A JP12627288 A JP 12627288A JP H01295568 A JPH01295568 A JP H01295568A
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- 238000003786 synthesis reaction Methods 0.000 title claims abstract description 80
- 230000015654 memory Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 description 9
- 238000001308 synthesis method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｏと１の２値レベルに量子化した電気信号と
して画像情報を取扱う画像編集装置や電子ファイリング
装置に用いられる画素合成処理器に関する。
して画像情報を取扱う画像編集装置や電子ファイリング
装置に用いられる画素合成処理器に関する。
従来、この種の画素合成処理器は、ソフトウェアあるい
はハードウェアにより合成対象画素に対して、参照する
画素を順次直列に抽出して、合成処理を行うものであっ
た。すなわち、従来は、画像の縮小処理を行う際、縮小
処理後の画素位置に対して参照する画素を抽出すること
により画素合成処理を行っていた。
はハードウェアにより合成対象画素に対して、参照する
画素を順次直列に抽出して、合成処理を行うものであっ
た。すなわち、従来は、画像の縮小処理を行う際、縮小
処理後の画素位置に対して参照する画素を抽出すること
により画素合成処理を行っていた。
上述した従来の画素合成処理器は、画像の縮小処理を行
う際に、縮小処理後の画素位置に対して参照する画素を
抽出することにより画素合成処理を行うものであったた
め、画素合成のための処理時間が長くなってしまうとい
う問題点があった。
う際に、縮小処理後の画素位置に対して参照する画素を
抽出することにより画素合成処理を行うものであったた
め、画素合成のための処理時間が長くなってしまうとい
う問題点があった。
本発明の目的は、前記問題点を解決するために、画素参
照ラインと画素処理ラインを同時に用いて画素合成処理
を行い、画素合成処理の高速化を図ることができる画素
合成処理器を提供することにある。
照ラインと画素処理ラインを同時に用いて画素合成処理
を行い、画素合成処理の高速化を図ることができる画素
合成処理器を提供することにある。
本発明の画素合成処理器は、画像入力部によって入力さ
れた画素処理ラインの１ライン分を記憶するラインメモ
リと、 画素参照ラインを前記画像入力部から所定ワード毎取入
れると共にこの画素参照ラインと対応したワード数の画
素処理ラインを前記ラインメモリから取入れ、かつこれ
ら画素処理ラインと画素参照ラインとを同時に用いて画
素合成処理を行った後その結果を画像出力部に出力する
画素合成回路と、 前記ラインメモリに対する前記画素処理ラインの入出力
制御、前記画素合成回路に対する前記画素合成処理の動
作モード指定、及び前記画像出力部に対する前記画素合
成処理後の出力タイミングの制御を行う制御部とを備え
ていることを特徴とする。
れた画素処理ラインの１ライン分を記憶するラインメモ
リと、 画素参照ラインを前記画像入力部から所定ワード毎取入
れると共にこの画素参照ラインと対応したワード数の画
素処理ラインを前記ラインメモリから取入れ、かつこれ
ら画素処理ラインと画素参照ラインとを同時に用いて画
素合成処理を行った後その結果を画像出力部に出力する
画素合成回路と、 前記ラインメモリに対する前記画素処理ラインの入出力
制御、前記画素合成回路に対する前記画素合成処理の動
作モード指定、及び前記画像出力部に対する前記画素合
成処理後の出力タイミングの制御を行う制御部とを備え
ていることを特徴とする。
前記構成を採る画素合成処理器は、画像入力部によって
入力された画素処理ラインをラインメモリによって一旦
記憶し、画素参照ラインが画素合成回路に入力されたと
きに、この画素参照ラインに対応した画素処理ラインを
ラインメモリから取出して画素合成回路に入力し、これ
ら画素処理ラインと画素参照ラインを同時に用いて画素
合成処理を行うことができる。従って画素の合成処理に
要する時間は極めて短い。
入力された画素処理ラインをラインメモリによって一旦
記憶し、画素参照ラインが画素合成回路に入力されたと
きに、この画素参照ラインに対応した画素処理ラインを
ラインメモリから取出して画素合成回路に入力し、これ
ら画素処理ラインと画素参照ラインを同時に用いて画素
合成処理を行うことができる。従って画素の合成処理に
要する時間は極めて短い。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例に係る画素合成処理器を示す
ブロック図である。
ブロック図である。
画素合成処理器１は、第１図に示すように画像入力部２
と画像出力部３との間に接続された画素合成回路４と、
この画素合成回路４と画像入力部２との間に接続された
ラインメモリ５と、これら画素合成回路４及びラインメ
モリ５を制御する制御部６とよりなる。
と画像出力部３との間に接続された画素合成回路４と、
この画素合成回路４と画像入力部２との間に接続された
ラインメモリ５と、これら画素合成回路４及びラインメ
モリ５を制御する制御部６とよりなる。
画素合成回路４は、画素合成処理方法として４点論理合
成法を採っている。この４点論理合成法とは、第２図に
示すように縮小処理による画素Ｎの白色または黒色、す
なわち画素Ｎのゼロまたは１を決定する場合に、画素Ｎ
を囲む４点ａ６＋ ａＩｎｂ、、ｂ、を参照する方法を
いう。この４点論理合成法を行うため画素合成回路４は
、第１図に示すように最隣接点合成部４ａと、ＡＮＤ合
成部４ｂと、ＯＲ合成部４ｃと、多数決Ｉ合成部４ｄと
、多数決■合成部４ｅとを備えている。
成法を採っている。この４点論理合成法とは、第２図に
示すように縮小処理による画素Ｎの白色または黒色、す
なわち画素Ｎのゼロまたは１を決定する場合に、画素Ｎ
を囲む４点ａ６＋ ａＩｎｂ、、ｂ、を参照する方法を
いう。この４点論理合成法を行うため画素合成回路４は
、第１図に示すように最隣接点合成部４ａと、ＡＮＤ合
成部４ｂと、ＯＲ合成部４ｃと、多数決Ｉ合成部４ｄと
、多数決■合成部４ｅとを備えている。
最隣接点合成部４ａは、Ｎ＝ａ０ ・・・■の演算を行
う機能を有する。なお、画素Ｎの最隣接点は画素す。で
あるが、画素す、の決定が実際はなかなか難しいため、
本実施例においては最隣接点として近似的に３０を用い
ている。またＡＮＤ合成部４ｂは、Ｎ”ａａ’ ａｌ”
１）ｏ’ ｌ）＋ ” ”■の演算を行う機能を有
し、ＯＲ合成部は、Ｎ＝ａ。
う機能を有する。なお、画素Ｎの最隣接点は画素す。で
あるが、画素す、の決定が実際はなかなか難しいため、
本実施例においては最隣接点として近似的に３０を用い
ている。またＡＮＤ合成部４ｂは、Ｎ”ａａ’ ａｌ”
１）ｏ’ ｌ）＋ ” ”■の演算を行う機能を有
し、ＯＲ合成部は、Ｎ＝ａ。
＋ａｌ＋ｂ６＋ｂｌ ・・・■の演算を行う機能を有
する。さらに多数決Ｉ合成部４ｄは、Ｎ＝ａ、 ・ａ
ｔＨｂｏ＋ａ、 ・ｂｏ・ｂ、＋ｂ、・ｂ、 ・ａ０＋
ｂ。
する。さらに多数決Ｉ合成部４ｄは、Ｎ＝ａ、 ・ａ
ｔＨｂｏ＋ａ、 ・ｂｏ・ｂ、＋ｂ、・ｂ、 ・ａ０＋
ｂ。
・ａｏ・ａｌ ・・・■の演算を行う機能を有する。
この式■は、ａｌｌ＋ ａＩｎ ｂＯｒ ｂＩの画素の
うち２つ以上の画素が白色すなわち０である場合にＮ＝
０となり、白色優先の式である。また、多数決■合成部
４ｅは、Ｎｚ （ａ０＋ａ、＋ｂ、） ・ （ａ、＋
ｂ０＋ｂ；） ・ （ｂ、＋ｂ、＋ａＪ ・ （ｂ
Ｉ”ａｏ＋ａ＋）・・・■の演算を行う機能を有する。
うち２つ以上の画素が白色すなわち０である場合にＮ＝
０となり、白色優先の式である。また、多数決■合成部
４ｅは、Ｎｚ （ａ０＋ａ、＋ｂ、） ・ （ａ、＋
ｂ０＋ｂ；） ・ （ｂ、＋ｂ、＋ａＪ ・ （ｂ
Ｉ”ａｏ＋ａ＋）・・・■の演算を行う機能を有する。
この式■は、ａ ６＋ ａ Ｉｎ １） ６＋ ｂ Ｉ
の画素のうち２つ以上の画素が黒色すなわち１である場
合にＮ＝１となり、黒色優先の式である。
の画素のうち２つ以上の画素が黒色すなわち１である場
合にＮ＝１となり、黒色優先の式である。
ラインメモリ５は、画像入力部２から入力された画素処
理ライン１１の少なくとも１ライン分を記憶する機能を
有する。
理ライン１１の少なくとも１ライン分を記憶する機能を
有する。
制御部６は、画像入力部２の信号に基づいて画素合成回
路４とラインメモリ５と画像出力部３を制御する機能を
有する。ラインメモリ５に対して制御部６は、画素参照
ライン１２が画素入力部２から画素合成回路４に１ワー
ド入力される毎に、うインメモリ５から画素参照ライン
１２と同一ビット幅の画素処理ライン１１を１ワード読
出して画素合成回路４に入力するように入出力制御を行
う。画素合成回路４に対して制御部６は、動作モード指
定を行う。すなわち、上記０式の演算により画素Ｎを決
定したい場合には、前記画素処理ライン１１と画素参照
ライン１２とをＡＮＤ合成部４ｂに導入してＡＮＤ合成
部４ｂの演算機能を働かせる。また画像出力部３に対し
て制御部６は、画素合成処理後の画像の出力タイミング
制御を行う。
路４とラインメモリ５と画像出力部３を制御する機能を
有する。ラインメモリ５に対して制御部６は、画素参照
ライン１２が画素入力部２から画素合成回路４に１ワー
ド入力される毎に、うインメモリ５から画素参照ライン
１２と同一ビット幅の画素処理ライン１１を１ワード読
出して画素合成回路４に入力するように入出力制御を行
う。画素合成回路４に対して制御部６は、動作モード指
定を行う。すなわち、上記０式の演算により画素Ｎを決
定したい場合には、前記画素処理ライン１１と画素参照
ライン１２とをＡＮＤ合成部４ｂに導入してＡＮＤ合成
部４ｂの演算機能を働かせる。また画像出力部３に対し
て制御部６は、画素合成処理後の画像の出力タイミング
制御を行う。
なお、画像入力部２は、ホストＣＰＵやＤＭＡＣで形成
されており、画素処理ライン１１を画素合成処理器１に
入力転送後、画素参照ライン１２を入力転送する機能を
有する。また、画像出力部３は、画像縮小器等で形成さ
れている。
されており、画素処理ライン１１を画素合成処理器１に
入力転送後、画素参照ライン１２を入力転送する機能を
有する。また、画像出力部３は、画像縮小器等で形成さ
れている。
次に、本実施例に係る画素合成処理器１の動作について
説明する。
説明する。
４点合成論理として最隣接点、すなわち上記０式で表さ
れる論理を選択した場合には、制御部６が最隣接点合成
部４ａの動作を指定し、他の合成部４ｂ〜４ｅを開放す
る。この結果画像入力部２から出力された画素処理ライ
ン１１は、最隣接点合成部４ａを介してそのまま画像出
力部３に出力される。
れる論理を選択した場合には、制御部６が最隣接点合成
部４ａの動作を指定し、他の合成部４ｂ〜４ｅを開放す
る。この結果画像入力部２から出力された画素処理ライ
ン１１は、最隣接点合成部４ａを介してそのまま画像出
力部３に出力される。
４点合成論理として上記論理式〇〜■式のうちのいずれ
かを選択した場合には、まず、画像入力部２から出力さ
れた画像処理ライン１１が１ライン分ラインメモリ５に
記憶され、次に画素参照ライン１２が１ワ一ド分画素合
成回路４に入力される。
かを選択した場合には、まず、画像入力部２から出力さ
れた画像処理ライン１１が１ライン分ラインメモリ５に
記憶され、次に画素参照ライン１２が１ワ一ド分画素合
成回路４に入力される。
このとき、例えば４点合成論理として０式を選択してい
る場合には、画素参照ライン１２はＡＮＤ合成部４ｂに
人力される。これと同時に、制御部６の働きによって前
記画素参照ライン１２と同一ビット幅の１ワ一ド分の画
素処理ライン１１がラインメモリ５からＡＮＤ合成部４
ｂに入力される。従ってＡＮＤ合成部４ｂ内で１ワ一ド
分の０式による４点論理合成が行われる。すなわち、第
２図において４点ａｏ ｂｏ ｂ、ａＨによって画素Ｎ
を決定するだけでなく、（ａ−ｚ、 ｂ−２＋ ｂ
−１ｎ ａ−＋） 。
る場合には、画素参照ライン１２はＡＮＤ合成部４ｂに
人力される。これと同時に、制御部６の働きによって前
記画素参照ライン１２と同一ビット幅の１ワ一ド分の画
素処理ライン１１がラインメモリ５からＡＮＤ合成部４
ｂに入力される。従ってＡＮＤ合成部４ｂ内で１ワ一ド
分の０式による４点論理合成が行われる。すなわち、第
２図において４点ａｏ ｂｏ ｂ、ａＨによって画素Ｎ
を決定するだけでなく、（ａ−ｚ、 ｂ−２＋ ｂ
−１ｎ ａ−＋） 。
（ａ−＋、１）−＋、ｂ（、、ａｏ）、Ｈ＋ ＋、
（ａ３．ｂ３゜ｂ４．ａ４）についても同時に４点論理
合成が行われる。この結果、実線８で示された縮小処理
前の格子は破線１０で示された格子に縮小される。なお
、Ｑ印７は縮小処理前の画素を示し、△印９は縮小処理
時の理論的な選択画素位置を示す。このときの出力デー
タは画像出力部３に出力されるが、その出力データは第
２図の×印１３で示した合成画素に対応している。
（ａ３．ｂ３゜ｂ４．ａ４）についても同時に４点論理
合成が行われる。この結果、実線８で示された縮小処理
前の格子は破線１０で示された格子に縮小される。なお
、Ｑ印７は縮小処理前の画素を示し、△印９は縮小処理
時の理論的な選択画素位置を示す。このときの出力デー
タは画像出力部３に出力されるが、その出力データは第
２図の×印１３で示した合成画素に対応している。
以上説明したように、本実施例の画素合成処理器１は、
画像の縮小処理時に各々１ワードの画素処理ライン１１
と画素参照ライン１２とを同時に合成処理するため、画
素合成の処理が極めて速く行われる。
画像の縮小処理時に各々１ワードの画素処理ライン１１
と画素参照ライン１２とを同時に合成処理するため、画
素合成の処理が極めて速く行われる。
なお、本実施例においては、画素合成処理法として４点
論理合成法を採用したが、これに限る趣旨ではなく、画
素合成処理を所定ワードの単位で処理しうる方法ならば
よいことは明らかである。
論理合成法を採用したが、これに限る趣旨ではなく、画
素合成処理を所定ワードの単位で処理しうる方法ならば
よいことは明らかである。
従ってこのような場合には、ラインメモリ５は１つとは
限らず、複数段けなければならない場合がある。
限らず、複数段けなければならない場合がある。
以上説明したように、本発明に係る画素合成処理器は、
画素合成回路に画素参照ライン及びこの画素参照ライン
に対応した画素処理ラインを同時に取入れこれら画素参
照ラインと画素処理ラインとを同時に用いて画素合成処
理を行う構成となっているため、画素合成処理の高速化
を図ることができる効果がある。
画素合成回路に画素参照ライン及びこの画素参照ライン
に対応した画素処理ラインを同時に取入れこれら画素参
照ラインと画素処理ラインとを同時に用いて画素合成処
理を行う構成となっているため、画素合成処理の高速化
を図ることができる効果がある。
第１図は本発明の一実施例に係る画素合成処理器を示す
プわツク図、 第２図は第１図の画素合成処理器が行う４点論理合成の
方式を示す図である。 １・・・・・画素合成処理器 ２・・・・・画像入力部 ３・・・・・画像出力部 ４・・・・・画素合成回路 ５・・・・・ラインメモリ ６・・・・・制御部 １１・・・・・画素処理ライン １２・・・・・画素参照ライン 代理人 弁理士 岩 佐 義 幸 う＋ノ
プわツク図、 第２図は第１図の画素合成処理器が行う４点論理合成の
方式を示す図である。 １・・・・・画素合成処理器 ２・・・・・画像入力部 ３・・・・・画像出力部 ４・・・・・画素合成回路 ５・・・・・ラインメモリ ６・・・・・制御部 １１・・・・・画素処理ライン １２・・・・・画素参照ライン 代理人 弁理士 岩 佐 義 幸 う＋ノ
Claims (1)
- （１）画像入力部によって入力された画素処理ラインの
１ライン分を記憶するラインメモリと、画素参照ライン
を前記画像入力部から所定ワード毎取入れると共にこの
画素参照ラインと対応したワード数の画素処理ラインを
前記ラインメモリから取入れ、かつこれら画素処理ライ
ンと画素参照ラインとを同時に用いて画素合成処理を行
った後その結果を画像出力部に出力する画素合成回路と
、 前記ラインメモリに対する前記画素処理ラインの入出力
制御、前記画素合成回路に対する前記画素合成処理の動
作モード指定、及び前記画像出力部に対する前記画素合
成処理後の出力タイミングの制御を行う制御部とを備え
ていることを特徴とする画素合成処理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126272A JPH01295568A (ja) | 1988-05-24 | 1988-05-24 | 画素合成処理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126272A JPH01295568A (ja) | 1988-05-24 | 1988-05-24 | 画素合成処理器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295568A true JPH01295568A (ja) | 1989-11-29 |
Family
ID=14931091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126272A Pending JPH01295568A (ja) | 1988-05-24 | 1988-05-24 | 画素合成処理器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295568A (ja) |
-
1988
- 1988-05-24 JP JP63126272A patent/JPH01295568A/ja active Pending
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