JPS5895465A - メモリ内デ−タの傾き処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 この発明社、ファクシミリ装置やＯＣルなどの画像デー
タ処理装置に、原稿や帳票などがスキニーして入力され
、スキニーした１１−ム像データが画像メモリに蓄積さ
れた場合に、画像データを原イメ、−ジに近い形に補正
する丸めの回路に適用でき、更に、画像メモリ内のデー
タを必１！に応じて傾けて編集し丸い場合に適用できる
、メモリ内データの傾き処理回路に関するものである。

近年、オフィスオートメーシ璽ンが志向されるＫ［ｎ、
例えば、ファクシミリ装置とＯＣＲとの結合が行なわれ
るようになった。ファクシミリ装置は原稿を電気信号と
して伝送する装置でＴｏシ、ＯＣＲは帳票上の文字を認
識する装置である。そこで、これらを結合すると、ファ
クシミリ装置によシ送られてきた画像データを０ＣＲＫ
ｆ！識処理させるという応用が考えられる。ところが、
周知のように、ＯＣＲは文字行を検出し、これに基づい
て１文字を切ル出して認識を行う装置であるから、帳票
がスキューして入力した場合には、認識精度が低下し、
甚だしい場合には全く認識不能となる。

また、７アク７ミリ装置には編集機能を持ったものが登
場してきたが、この編集処理の一環として、画像メモリ
内のデータ（画１＃りを適当に傾けて使用することがで
きた方が１編集処理に多様性が生じ好都合である。

発明の技術的背景 そこで、従来線、−像メモリに蓄積されている画像デー
タを、所定ビット単位（例えば、バイトあるいはワード
単位）で演算制御部内のレジスタにロードし、ビットシ
フトして、再び画像メモリにストアする処理を繰９返え
すことにより、前述の処理！！情に対応していた２ 背景技術の問題点 しかしながら、５このような手法によると、演算制御部
による処理なので、処理時間を多く要する。

更に、この処理が行なわれている時間中には、演算制御
部は他の処理をすることができない。

発明の目的 本発明は、以上述べた従来の欠点に鑑みなされたもので
、その目的は、演算制御ｓが行う処理の時間を短縮し、
これにより、演算制御部が別の処１１１１に資す時間を
多くしうるメモリ内データの傾き処理回路を提供するこ
とである一０ 発明の概要 そこで本発明では、第１図のように、演算制御部１と、
画像メモリ２以外に、画像メモリ２のラインアドレスを
、予め演算制御部ｌが決定した傾きに基づいて、所要の
ビット数毎に連続的に更新して出力するラインアドレス
出力回路３と、画像メモリ２から画像データを読み出し
、このデータを演算制御部１が決定し九傾きに基づいて
、所要のビット数分シフトして再び画像メモリ２へ書き
込むラインデータシフト回路４を設けることにより、前
述の目的を達成した。

即ち、前述のようなスキニー補正や編集処理においては
、画像メモリ内の画像を歪みを生じさせないようにして
傾ける処理が必要でおる。これを実現するために、第１
に、画像メモリ内の１列（ｌライン）のデータを読み出
して、これを、画像に歪みを与えない九めに必要なビッ
ト数シフトして、しかる後に傾きを考慮して数ビット（
又はバイト）毎にアドレスを順次更新して、再び画像メ
モリに格納しなおす手法と、第２に、傾きに応じて、画
像メモリからデータを読み出すときに、ラインアドレス
を数ビット（又はバイト）毎に更新してデータを読み出
し、このデータに歪みを生じさせないためのシフトを行
った後、データを同一の１ラインアドレスによって画像
メモリに格納しなおす手法が考えられる。

本発明の、ラインアドレス出力回路は、前述の２つの手
法におけるラインアドレスの更新出力の役割を演じるも
のであシ、ラインデータシフト回路は、前述の２つの手
法における画像データに歪みを生じ゛させないためのシ
フトを行う役割を演じるものである。

以下に説明する実施例では、第２の手法による場合をａ
明するが、当然のことながら、岡−の回路で第１０手法
も採用することができる。ま九、＃１１・菖２の手法を
折衷して採ることも可能である。即ち、画像メモリから
ラインアドレスを数ビット（又は数バイト）毎に更新し
て耽み出した画像データを、画像メモリへ書き込む際に
も、ラインアドレスを数ビット（又は数バイト）毎に更
新するのである。このようにすれば、例えば右傾斜して
い九データを圧傾斜させることも可能となる。

発明の実施例 以下、前述の第２の手法による場合について、本発明の
実施例を図面を参照して説明する。また、以下の例では
、スキニー補正回路として用いる場合を説明する。

第１図に示されるように、演算制御部１、画像メモリ２
、ラインアドレス出力回路３、ラインデータシフト回路
４は、アドレスノくス５及びデータバス６で接続されて
いる。そして、アドレスノ（ス５は、例えば、２４ビツ
トで、そのうち上位１６ビットはラインアドレス用とし
て用いられ、残りの下位８ビツトはバイトアドレスとし
て用いられ、データバス６は、例えば、８ビツトである
。

演算制御部１は、プロセッサ機能を有し、図示せぬリー
ド／ライト命令を用いて、例えば、自己が属する画像デ
ータ処理装置内の光電変換部から出力された、あるいは
、伝送されてきた、画像データを画像メモリ２に格納す
る。そして、格納された画像データを基に、演算制御部
１は、原稿、あるいは、帳票の傾きを算出する。すなわ
ち、演算制御部１は、これによシ画像データをどの程度
傾けるかを決定する。例えば、第２図のように、原稿７
の上部両端８Ａ、８Ｂには、傾き算出用のマークマが印
刷されているものとすると、演算制御部１は、画像メモ
リ２内の２個マークマの格納されているアドレスから傾
きを算出する。

演算制御部１は、算出した傾きを基に、画像メモリ２内
のデータについて、何ビット毎にラインアドレスを更新
すべきか算出する。例えば、入力された原稿９が第３図
人のように、基準線１０よりもやや傾いているｉｉ度の
ときには、ラインアドレスＬＡを、傾きに応じて例えば
ＩＩａ図Ｂのように２０バイト単位で更新してデータを
読み出すことに決定する。また、第４図人のように原稿
９が基準線１０に対して極端に傾いているときに線、ラ
インアドレスＬＡを、その傾きに応じて例えば、第４図
Ｂのように４バイト単位で更新してデータを読み出すこ
とに決定する。また、前述の傾きの算出時に、原稿９が
第３図人のように、右上りで傾いているか、第４図人の
ように左上りで傾いているかをも算出する。そして、右
上シの場合には、ラインアドレスを例えば連続的にアッ
プ更新することを、左上りの場合には、ラインアドレス
を例えば連続的にダウン更新することを決めておく。

更に、演算制御ｓ１は算出した傾きに基づいて。

画像メモリ２の１ラインデータを右ヘシフトするか左ヘ
シフトするかを決定し、また歪みを生じさせぬ丸め、何
ビットシフトすべきかを算出する。

例えば、第３図人のように原稿９が右上がりで傾いてい
るときは、下方のラインアドレスを有するメモリ領域に
格納されるであろうデータをよシ多く左シフトする。ま
九、第４図人のように原稿９が左上が９で傾いていると
きは、上方のラインアドレスを有するメモリ領域に格納
されるであろうデータをよシ多く左シフトする。

以上の説明におけるラインアドレスの連続的更新の方法
や、各２インデータのシフトの方法は１例にすぎない。

つまり、スキューを、どの位置を基準として補正するか
によって、ラインアドレスのアップダウン及びデータシ
フトの方向とシフト数は可変である０例えば、原稿９の
中心を基に補正を行わんとすれば、第３図人のような傾
きのときは、中央よ）上方へ進むほど大きく右へシフト
し、中央より下方へ進むほど大きく左へシフトするよう
にする。

いずれにしても演算制御部１は、画像メモリ２から読み
出す各１２インデータに対してそのラインアドレスを何
バイト（ビット）毎に変化させるかというデータと、各
１２インをどの方向へ何ビットシフトさせるかというデ
ータとを持っていなければならない。

次に、ラインアドレス出力回路３について説明する。ラ
インアドレス出力回路３には、演算制御部１から、ラッ
チ信号ＬＡＴＣＨ，ロード信号ＬＯＡＤ１１ロード信号
ＬＯＡＤ１％及びアップダウン信号ＵＰ／ＤＯＷＮが与
えられる。ｔた、ラインアドレス出力回路３には、ライ
ンデータシフト回路４から、所要のビット数毎に発生さ
れるクロック信号ＢＹ’Ｉ’ＥＣＬＯＣＫと、ラインア
ドレス出力信号ＯＵＴとが与えられる。

具体的には、ラインアドレス出力回路３は、第５図のよ
うに、ラッチ回路１１、バイト数カウンタ１２、ライン
アドレスカウンタ１３、遅延回路１４、ゲート１５、Ｏ
Ｒゲート１６から構成される。

ラッチ回路１１には、演算制御部１が算出したところの
何バイト毎（以下、この実施例ではバイト単位で説明す
る）に連続的にラインアドレスを更新するかを示すデー
タが、演算制御部１からデータバス６を介して入力され
る。このとき、演算制御部１が、ラッチ信号ＬＡＴＣＨ
をアクティブとすることによって、データはラッチ回路
１１にラッチされる。次に、ラッチ回路１１にラッチさ
れたデータは、演算制御部１がロード信号ＬＯＡＤｌを
アクティブとすると、バイト数カウンタ１２にロードさ
れる。このバイト数カウンタ１２は、１バイトの画像デ
ータがラインデータシフト回［４に入力される毎に、ラ
インデータシフト回路４がら出方されるクロック信号Ｂ
ＹＴＥ　ＣＬＯＣＫ　によってカウントダウンされる。

そして、バイト数カウンタ１２にロードされたバイト数
だけカウントダウンされゼロとなると、バイト数カウン
タ１２はラインアドレス歩進クロックＬＡＤＣＫをライ
ンアドレスカウンタ１３及び遅延回路１４へ出力する。

このラインアドレス歩進クロックＬＡＤＣＫは、遅延回
路１４で所定時間遅延させられた後、ＯＲゲート１６を
介してバイト数カウンタ１２に到り、ロード信号ＬＯＡ
Ｄｌと等価な働きをする。即ち、ラッチ回路１１に入力
されているデータを再びバイト数カウンタ１２にロード
する働きをもつ。

一方、ラインアドレスカウンタ１３には、演算制御部１
が、バイト数カウンタ１２から最初のラインアドレス歩
進クロックＬＡＤＣＫが出力される以前ニ、データバス
６を介してラインアドレス（このラインアドレスは例え
ば、画像データが格納されている領域の先頭番地）を出
方し、ロード信号ＬＯＡＤ＠をアクティブとして、ライ
ンアドレスをロードする。更に、演算制御部１は、ライ
ンアドレスカウンタ１３に対してアップダウン信号ＵＰ
／ＤＯＷＮを出し、カウントアツプするのかカウントダ
ウンするのかを指示する。このラインアドレスカウンタ
１３は、バイト数カウンタ１２が出力する゛ラインアド
レス歩進りロックＬＡＤＣＫによってカウントアツプま
たはカウントダウンされる。カウントダウンｔ＋は、カ
ウントアツプされたラインアドレスは、ラインアドレス
カウンタ１３がら出力されてゲート１５へ到る。ゲート
１５には、ラインデータシフト回路４から、ラインアド
レスを出力すべきタイミングを示すラインアドレス出力
値−ｊＪ（）ＵＴがアクティブとされて与えられると、
ラインアドレスカウンタ１３の出力はアドレスバス５へ
送出されることになる。

具体的な例で説明すると、演算制御部１が２バイト毎に
ラインアドレスをダウン更新してデータを読み出すべき
ことを決定し、かつこの処理を画像メモリ２の◆０番地
から開始する場合には、ラッチ回路１１には２（バイト
）、バイト数カウンタ１２には２（バイト）、ラインア
ドレスカウンタ１３には◆０（番地）が格納される。そ
して、クロックＢＹＴＥＣＬＯＣＫが与えられると、バ
イト数カウンタ化の内容は「１」、「０」と減少し、「
０」となったときに、オアゲート１６を介してロード信
号ＬＯＡＤ　Ｉと等価な信号がバイト数カウンタ１２に
入力され再び「２」（バイト）がロードされる。

前述のようにバイト数カウンタ１２が「０」となったと
きに、ラインアドレス歩進クロックＬＡＤＣＫが出力さ
れ、ラインアドレスカウンタ１３の内容はす０から≠１
へ更新される。また、ゲート１５には所定のタイミング
でラインアドレス出力値ＱＵＴがアクティブとされて出
力され、この結果φ１（番地）がアドレスバス５上に送
出される。

次に、ラインデータシフト回路４について説明する。ラ
インデータシフト回路４は、演算制御部１から、転送り
ロック信号ＢＩＴＣＬＯＣＫ、ロード信号ＬＯＡＤｌ、
リセット信号ＲＥＳＥＴ　、モード信号ＭＯＤＥ、クリ
ヤ信号ＣＬＥＡＲ，転送スタート信号５ＴＡＲＴを受は
取るように構成されている。

具体的には、ラインデータシフト回路４は第６図のよう
に、ＤＭＡ（ダイレクトメモリアクセスコントローラ）
１７と、Ｐ／Ｓ（パラレル−シリアル）　ｆ［器１ｇ、
８　／　Ｐ　（シリアル−パラレル）変換器１９、ライ
ンメモリ加、ピットアドレスカウンタ２１、セレクタ２
２．７リツプフロツプ（以下Ｆ／Ｆと称す）２３とから
構成される。

このラインデータシフト回路４が動作するときには、先
ず、演算制御部１がデータバス６を介して、ピットアド
レスカウンタ２１ヘラインデータストア先頭番地を出力
しておき、ロード信号ＬＯＡＤ璽をアクティブとする。

これによシ、２インデータの先頭番地が、ピットアドレ
スカウンタ２１にロードされる。次に、演算制御部１は
、クリヤ信号ＣＬＥＡＲをアクティブとした後、モード
信号ＭＯＤＥを入力モードとして、ＤＭＡ１７にｌｊｊ
像メモリ２からデータ転送を行なわせる。即ち、演算制
御部ｌはＤＭＡ１７にデータの先頭番地、データレング
スなどをセットし、転送スタート信号５ＴＡＲＴをアク
ティブとする。

すると、ＤＭＡ１７はラインアドレス出力信号ＯＵＴを
アクティブとし、画像メモリ２から、ラインアドレス出
力回路３が出力していたアドレスに基づいて１バイトデ
ータを入力する。しかる後に、Ｄ　Ｍ　Ａ　１７は、ク
ロック信号ＢＹＴＥＣＬＯＣＫをラインアドレス出力回
路３のバイト数カウンタ１２に出力するとともに、入力
した１バイトデータをＰ／８変換器１８へ出力する。Ｐ
／８変換器１８は、１バイトのデータを、演算制御部１
から出力された転送りロックＢＩＴＣＬＯＣＫに同期さ
せて１ビツト毎にラインメモリ加へ送出する。そして、
１バイト分の送出が終了すると、Ｐ／Ｓ変換器１８はＤ
Ｍ　Ａ　１７に対してデータリクエスト信号ＲＥＱをア
クティブとして出力する。これにより、ＤＭＡ１７は次
の１バイトデータをＰ／８変換器１８へ送出する。

一方、ビットアドレスカウンタ２１は、演算制御一部１
から送られる転送りロックＢＩＴＣＬＯＣＫに同期して
、ラインメモリ加に対するアドレスをカクントアップし
ながら、Ｐ／８変換器１８から出力されたビットデータ
を順次、ラインメモリ加にストアする。このようにして
、１ライン分（画像メモリ２の１ライン分）のデータが
ラインメモリ加にストアされると、演算制御部ｌは、Ｄ
ＭＡ１７から入力終了を通知され、ラインメモリ加西の
データを画像メモリ２へ転送する動作を開始する。

即ち、すでに説明したように、演算制御部１はラインア
ドレス出力回路３のラインアドレスカウンタ１３へ、画
像メモリ２内の転送先アドレスをロードする。そして、
ラインデータシフト回路４のビットアドレスカラン戸４
へは、原稿の傾きから　　　　゛算出したシフトすべき
ビット数をデータバス６上へ出力しロード信号ＬＯＡＤ
Ｉをアクティブとすることによって、ロードする。更に
、演算制御部ｌは、ＤＭＡ１７に対しクリヤ信号ＣＬＥ
ＡＲをアクティブとして送り、モード信号ＭＯＤＥを出
力モードとし、転送スタート信号５ＴＡＲＴをアクティ
ブとする。ピットアドレスカウンタ２１は、予めセット
されているアドレスから１ビツトづつ、転送りロックＢ
ＩＴＣＬＯＣＫに同期させて、ビットデータをセレクタ
ｎへ送る。

ここで、セレクタｎは、Ｆ／ＦＺ３の出力にょ９制御さ
れるもので、例えばＦ／Ｆ２３がデータ転送開始前に、
演算制御部１が出力したリセット信号ＲＥＳＥＴにより
、リセットされているとする。すると、セレクタｎは、
ラインメモリ加の出力を通過させる。セレクタρを通過
したデータは、８／Ｐ変換器１９に到シ、１バイトのデ
ータにまとめられる。１バイトのデータが形成されると
、ｓ７ｐ変換器１９はＤ　Ｍ　Ａ　１７に対しデータ出
力要求信−１５０ＵＴＲＥＱを出力する。これにより、
Ｄ　Ｍ　Ａ　１７紘８／Ｐ変換器１９から１バイ−トデ
ータを入力し、画像メモリ２の、ラインアドレス出力回
路３が出力したアドレスへこのデータを転送する。

このような動作を繰り返して、ラインメモリ加西の最終
ビットが出力されると、ピットアドレスカウンタ２１は
Ｆ／Ｆ２３に対してラインエンド信号ＥＮＤを出力する
。これによ、９、Ｆ／ＦＺ３はセットされその出力はセ
レクタｎへ到る。この結果セレクタｎは、「０」入力を
選択するようになハ８／Ｐ変換器１９には「０」が入力
される。そして、この「０」はシフトすべきビット数だ
け出力され、その結果、画像メモリ２の１ラインの最後
の数ビットはｒＯＪが格納される。

もちろん、Ｆ／Ｆ２３によるセレクタρの制御は上記の
例のみでなく、原稿が右上りで傾いているか左上シで傾
いているか、あるいは、原稿のどの部分を中心としてス
キニーを補正するかに゛よシ異なる。即ち、左シフトの
場合ＫＦｉ、当観Ｆ　／　Ｆ２３をセットしておき、セ
レクタ四に「０」を入力させ、所要ビット数「０」が入
力された段階で、演算制御部１がリセット信号ＲＥ８Ｅ
Ｔを出力してＦ／Ｆ２３をリセットし、セレクタｎから
ラインメモリ加の出力を通過させるようＫしてもよい。

このように、画像メモリ２内のデータを所要ビット数毎
に、ラインアドレスをアップダウンして更新して、読み
出し□、１ライ“ンのデータを作成する。更に、このデ
ータをラインデータシフト回路４によシ所賛ビット数７
フトすることによって、スキニーの補正が行なわれる。

即ち、第７図（ａ）のような原稿９のイメージがスキニ
ーによって傾いて、画像メモリ２内に第７図（ｂ）のよ
うなイメージとなったとする。斜１ｍ２０１の部分は原
画にはないので、画像メモリ２へ入る段階でどのように
なるか判らぬ部分である。また、斜＠　２０２の部分は
、原画にはあるが、画像メモリ２に入力する段階て削ら
れた部分である。

第７図（ｂ）に示すようなイメージを本実施例のスキニ
ー補正回路に入力すると、第７図（Ｃ）のようなイメー
ジとなシ、は１１８画に近いイメージに補正される。そ
しで、もし第７図（ｂ）のイメージを、ラインデータシ
フト回路４のみによって補正すると、第７図（ｄ）のよ
う表イメージとなル、ラインアドレス出力回路３のみで
補正すると、第７図（ｅ）のようなイメージとなる。

このように、１ラインのデータを補正するために、演算
制御部１が関与する処理は、画像メモリ２からラインメ
モリ加へ１ラインデータを入力するときの開始処理と、
ラインメモリ加から画像メモリ２へ１ラインデータを出
力するときの出力開始処理だけであシ、処理時間を少な
くできる。ま九、ラインメモリ加は１２４７分のデータ
を格納する容量があシ、かつシフトのためにどのビット
からでも読み出し可能なので、必要なビット数のシフト
を容易に行うことができる。

尚、以上の説明においては、画像メモリ２からの読み出
し時において、ラインアドレスｔ−ａバイト毎に更新し
て読み出し、これをシフトしてｌラインデータとなして
画像メモリに格納したが、前述の館２０手法によ、す、
画像メモリからの読み出し時には、１ラインデータを読
み出してシフトし九俵１画像メモリへ格納すゐ際にライ
ンアドレスを数バイト毎に更新してデータを格納するよ
うにしてもよい。このようにしても、演算制御部の今人
度数は変化せず、画像メモリの容量を想定される最大傾
きに対応する量だけ大としておくだけセ、他のハードウ
ェアは変化しない。

発明の詳細 な説明したように、本発明によれば、画像メモリ内デー
タの傾き処理に、演算制御部が専有されることがなく、
演算制御部の関与時間を飛躍的に短縮させることができ
る。従って、演算制御部は、メモリ内データの傾き処理
に、関与しヰい時間を有効に他の処理へ利用できる。更
に、演算制御部を複数個有していたシステムでは、演算
制御部を減少させることが期待できる。

【図面の簡単な説明】

第１ＷＡは本発明の要部の実施例のブロック図、第２図
乃至第４図は本発明による傾き処理の過程の概念図、第
５図はラインアドレス出力回路の実施例のブロック図、
第６図はラインデータシフト回路の実施例のブロック図
、第７図は本発明によるスキニー補正の例を説明する丸
めの概念図である。 ｌ・・・演算制御部　　　２・・・画像メモリ３・・・
ラインアドレス出力回路 ４・・・ラインデータシフト回路

Claims (1)

1. 【特許請求の範囲】 １回のアクセスにより、一定のビット・データが入出力
   される画像メモリと、該画像メモリをアクセスしてデー
   タの入出力を行うとともに画像メモリ内の画像をどの１
   ｉ度傾けるかを決定する演算制御部とを持つ画像データ
   処理装置において、前記画像メモリのラインアドレスを
   、前記演算制御部が決定した傾きに基づいて、所要のビ
   ット数毎に連続的に更新して出力するラインアドレス出
   力回路と、 メモリコントローラを有し、その制御下で、前記画像メ
   モリから読み出されたデータを、前記演算制御部が決定
   した傾きに基づいて、所要のビット数分シフトし、再び
   前記画像メモリへ転送するラインデータシフト回路とを
   具備し、 前記画像メモリと前記ラインデータシフト回路とのデー
   タ転送時において、前記ラインアドレス出力回路が出力
   したラインアドレスを使用することを特徴とするメモリ
   内データの傾き処理回路。