JPH01296488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01296488A JPH01296488A JP63126144A JP12614488A JPH01296488A JP H01296488 A JPH01296488 A JP H01296488A JP 63126144 A JP63126144 A JP 63126144A JP 12614488 A JP12614488 A JP 12614488A JP H01296488 A JPH01296488 A JP H01296488A
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置に関し、特に、高速で確実
な読出動作を行なうことのできる半導体記憶装置に関す
る。
な読出動作を行なうことのできる半導体記憶装置に関す
る。
［従来の技術］
第３図は、従来のスタティック型ランダムアクセスメモ
リ（以下ＳＲＡＭと略称する）の一部を示す回路図であ
る。
リ（以下ＳＲＡＭと略称する）の一部を示す回路図であ
る。
第３図を参照して、このＳＲＡＭは、メモリセル４を含
むメモリアレイと、ワード線ＷＬＩないしＷＬｎを選択
するためのロウデコーダ８と、Ｉ／Ｏ線およびＩ／Ｏ線
に接続され、メモリセル４から読出された信号を増幅し
てＲＷＤ線（データバスライン）に出力するセンスアン
プ回路３と、センスアンプ回路３から出力された信号を
ラッチするラッチ回路７と、その信号を出力する出力ハ
ッファ回路６とを含む。
むメモリアレイと、ワード線ＷＬＩないしＷＬｎを選択
するためのロウデコーダ８と、Ｉ／Ｏ線およびＩ／Ｏ線
に接続され、メモリセル４から読出された信号を増幅し
てＲＷＤ線（データバスライン）に出力するセンスアン
プ回路３と、センスアンプ回路３から出力された信号を
ラッチするラッチ回路７と、その信号を出力する出力ハ
ッファ回路６とを含む。
センスアンプ回路３は、Ｉ／Ｏ線およびＩ／Ｏ線間の電
圧信号を差動増幅する差動増幅器３０と、差動増幅器３
０の出力およびＲＷＤ線をイコライズするためのＮチャ
ネルトランジスタ３１ないし３３と、ＲＷＤ線を駆動す
るためのハスバッファ回路３４とを含む。出力バッファ
回路６は、各々の一方入力かＲＷＤ線に接続され、他方
入力か出力可能信号ＯＥおよびＯＥを受けるように接続
されたＮＡＮＤゲートＧ１およびＮＯＲケ−１・Ｇ２と
、電源と接地の間に接続されたＰチャネルトランジスタ
６１およびＮチャネルトランジスタ６２の直列接続とを
含む。トランジスタ６１および６２の接続点から読出さ
れたデータ信号ＤＱか出力される。
圧信号を差動増幅する差動増幅器３０と、差動増幅器３
０の出力およびＲＷＤ線をイコライズするためのＮチャ
ネルトランジスタ３１ないし３３と、ＲＷＤ線を駆動す
るためのハスバッファ回路３４とを含む。出力バッファ
回路６は、各々の一方入力かＲＷＤ線に接続され、他方
入力か出力可能信号ＯＥおよびＯＥを受けるように接続
されたＮＡＮＤゲートＧ１およびＮＯＲケ−１・Ｇ２と
、電源と接地の間に接続されたＰチャネルトランジスタ
６１およびＮチャネルトランジスタ６２の直列接続とを
含む。トランジスタ６１および６２の接続点から読出さ
れたデータ信号ＤＱか出力される。
第４図は、第３図に示されたＳＲＡＭの動作を説明する
だめのタイミング図である。
だめのタイミング図である。
第３図および第４図を参照して、次に、動作について説
明する。
明する。
外部から与えられたアドレス信号が変化すると、アドレ
ストランジションディテクタ（以−ドＡＴＤと略称する
）回路かこれを検出してＡＴＤパルスを発生する。内部
同期信号発生回路は、このＡＴＤパルスに応答して種々
の内部同期伝号（信号ＢＬＥＱＳＷＬＥＮ、ｌ０ＥＱＸ
ＳＡＥＮおよび５ＡＥＱなと）を出力する。
ストランジションディテクタ（以−ドＡＴＤと略称する
）回路かこれを検出してＡＴＤパルスを発生する。内部
同期信号発生回路は、このＡＴＤパルスに応答して種々
の内部同期伝号（信号ＢＬＥＱＳＷＬＥＮ、ｌ０ＥＱＸ
ＳＡＥＮおよび５ＡＥＱなと）を出力する。
ます、外部から与えられたアドレス信号Ａｎか変化する
と、ビット線イコライス信号ＢＬＥＱおよびＩ／Ｏ線イ
コライス信号ｌ０ＥＱが出力される。ビット線およびＩ
／Ｏ線は、これらの信号に応答してイコライズされる。
と、ビット線イコライス信号ＢＬＥＱおよびＩ／Ｏ線イ
コライス信号ｌ０ＥＱが出力される。ビット線およびＩ
／Ｏ線は、これらの信号に応答してイコライズされる。
また、ワード線イネーブル信号ＷＬＥＮおよびセンスア
ンプイネーブル信号５ＡＥＮか出力され、ロウデコーダ
８および差動増幅器３０が活性化される。
ンプイネーブル信号５ＡＥＮか出力され、ロウデコーダ
８および差動増幅器３０が活性化される。
次に、ロウデコーダ８およびコラムデコーダ（図示せず
）は、１本のワード線（例えばＷＬｌ、）および１本の
コラム選択線（例えばＣ０ＬＩ）を高レベルにもたらす
。これにより、１つのメモリセル４が選択され、そこに
ストアされているデータ信号によりＩ／Ｏ線およびＩ／
Ｏ線間に電位差が生じる。
）は、１本のワード線（例えばＷＬｌ、）および１本の
コラム選択線（例えばＣ０ＬＩ）を高レベルにもたらす
。これにより、１つのメモリセル４が選択され、そこに
ストアされているデータ信号によりＩ／Ｏ線およびＩ／
Ｏ線間に電位差が生じる。
このとき、既に、差動増幅器３０のＩｆ力およびＲＷＤ
線はイコライズがなされている。すなイ〕も、トランジ
スタ３］および３２が高レベルのセンスアンプイコライ
ズ信号５ＡＥＱに応答してオンし、トランジスタ３３が
高レベルのセンスアンプイネーブル信号５ＡＥＮに応答
してオンしている。
線はイコライズがなされている。すなイ〕も、トランジ
スタ３］および３２が高レベルのセンスアンプイコライ
ズ信号５ＡＥＱに応答してオンし、トランジスタ３３が
高レベルのセンスアンプイネーブル信号５ＡＥＮに応答
してオンしている。
Ｉ／Ｏ線およびＩ／Ｏ線間に差動増幅器３０がセンスす
るのに十分な電位差か生じた後、信号５ＡＥＱが低レベ
ルに変化して、差動増幅器３０の出力のイコライズおよ
びＲＷＤ線のイコライズが終了する。差動増幅器３０は
、Ｉ／Ｏ線および〒／Ｏ線間の電位差を増幅し、ＲＷＤ
線にデータ信号を供給する。ＲＷＤ線に与えられたデー
タ信号は、出力バッファ回路６を介して出力され、また
、ラッチ回路７によりラッチされる。
るのに十分な電位差か生じた後、信号５ＡＥＱが低レベ
ルに変化して、差動増幅器３０の出力のイコライズおよ
びＲＷＤ線のイコライズが終了する。差動増幅器３０は
、Ｉ／Ｏ線および〒／Ｏ線間の電位差を増幅し、ＲＷＤ
線にデータ信号を供給する。ＲＷＤ線に与えられたデー
タ信号は、出力バッファ回路６を介して出力され、また
、ラッチ回路７によりラッチされる。
一般に、差動増幅器３０の出力およびＲＷＤ線−５＝
のイコライズレベルは、データ信号の持つ電圧レベルの
範囲内において、中間のレベルに設定される。これは、
データ信号か与えられてからの電圧レベルの変化する幅
を短くすることにより、高速の読出動作を行なうためで
ある。したがって、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリ
セルがらの信号により電圧差が現われた後に、イコライ
ズを終了させる必要がある。
範囲内において、中間のレベルに設定される。これは、
データ信号か与えられてからの電圧レベルの変化する幅
を短くすることにより、高速の読出動作を行なうためで
ある。したがって、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリ
セルがらの信号により電圧差が現われた後に、イコライ
ズを終了させる必要がある。
［発明が解決しようとする課題］
しかしなから、第４図において点線で示されるように、
もし、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリセルからの電
位差が現われるのが遅れ、イコライズか先に終了してし
まった場合、以下のような不都合が生じる。すなわち、
差動増幅器３０の出力およびハスバッファ回路３４の論
理しきい値の間にミスマツチが生じ、図中に矢印で示さ
れるような偽のデータ信号か出力される。ここで、もし
、真のデータ信号のレベルと色のデータ信号のレベルと
が異なる場合、レベルを反転させるのに時間を要し、続
出速度が急激に遅くなるという課題かある。
もし、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリセルからの電
位差が現われるのが遅れ、イコライズか先に終了してし
まった場合、以下のような不都合が生じる。すなわち、
差動増幅器３０の出力およびハスバッファ回路３４の論
理しきい値の間にミスマツチが生じ、図中に矢印で示さ
れるような偽のデータ信号か出力される。ここで、もし
、真のデータ信号のレベルと色のデータ信号のレベルと
が異なる場合、レベルを反転させるのに時間を要し、続
出速度が急激に遅くなるという課題かある。
ＩｌｏおよびＩ／Ｏ線間に電位差か現われるのか遅れる
原因として、内部同期信号を発生するための内部同期信
号発生回路を構成するトランジスタの特性上のばらつき
によってワード線の電圧変化か遅れるなと、ＳＲＡＭに
含まれる種々の回路の特性上のばらつきが挙げられる。
原因として、内部同期信号を発生するための内部同期信
号発生回路を構成するトランジスタの特性上のばらつき
によってワード線の電圧変化か遅れるなと、ＳＲＡＭに
含まれる種々の回路の特性上のばらつきが挙げられる。
また、前述したような不都合を避けるために、センスア
ンプイコライズ信号５ＡＥＱの後縁を遅らせてイコライ
ズ期間を長くすると、偽のデータ信号は発生されなくな
るが、遅らせた時間たけアクセスが遅くなり、イコライ
ズのタイミングの最適化か難しいという課題がある。
ンプイコライズ信号５ＡＥＱの後縁を遅らせてイコライ
ズ期間を長くすると、偽のデータ信号は発生されなくな
るが、遅らせた時間たけアクセスが遅くなり、イコライ
ズのタイミングの最適化か難しいという課題がある。
この発明は、上記のような課題を解決するためになされ
たもので、データ信号の読出動作を正確に、かつ、高速
に行なうことのできる半導体記憶装置を得ることを目的
とする。
たもので、データ信号の読出動作を正確に、かつ、高速
に行なうことのできる半導体記憶装置を得ることを目的
とする。
［課題を解決するための手段］
この発明に係る半導体記憶装置は、メモリアレイに接続
され、メモリセルにストアされたデータ信号を伝えるＩ
／Ｏ線手段と、Ｉ／Ｏ線手段を介して伝えられたメモリ
セルにスＩ・アされたデータ信号を増幅する増幅手段と
、増幅手段の出力信号を外部へ出力するためのバスライ
ンを構成するデータバス手段と、メモリセルにストアさ
れたデータ信号がＩ／Ｏ線手段に与えられるタイミング
および内部同期信号発生手段からの内部同期信号に応答
して、データバス手段をイコライズするためのイコライ
ズ制御信号を出力するイコライズ制御手段と、イコライ
ズ制御信号に応答してデータバス手段を所定の電圧にイ
コライズするイコライズ手段とを含む。
され、メモリセルにストアされたデータ信号を伝えるＩ
／Ｏ線手段と、Ｉ／Ｏ線手段を介して伝えられたメモリ
セルにスＩ・アされたデータ信号を増幅する増幅手段と
、増幅手段の出力信号を外部へ出力するためのバスライ
ンを構成するデータバス手段と、メモリセルにストアさ
れたデータ信号がＩ／Ｏ線手段に与えられるタイミング
および内部同期信号発生手段からの内部同期信号に応答
して、データバス手段をイコライズするためのイコライ
ズ制御信号を出力するイコライズ制御手段と、イコライ
ズ制御信号に応答してデータバス手段を所定の電圧にイ
コライズするイコライズ手段とを含む。
［作用］
この発明における半導体記憶装置では、イコライズ手段
は、メモリセルにストアされたデータ信号カ月／Ｏ線手
段に与えられるタイミングに応答して出力されたイコラ
イズ制御信号に応答して、データバス手段を所定の電圧
にイコライズする。
は、メモリセルにストアされたデータ信号カ月／Ｏ線手
段に与えられるタイミングに応答して出力されたイコラ
イズ制御信号に応答して、データバス手段を所定の電圧
にイコライズする。
データバス手段のイコライズがメモリセルからＩ／Ｏ線
手段に与えられるデータ信号のタイミングに応答してな
されるので、偽のデータ信号の発生を防ぎ、データバス
手段には正しいデータ信号のみが得られるので、高速の
読出動作か可能となる。
手段に与えられるデータ信号のタイミングに応答してな
されるので、偽のデータ信号の発生を防ぎ、データバス
手段には正しいデータ信号のみが得られるので、高速の
読出動作か可能となる。
［発明の実施例コ
第１図は、この発明の一実施例を示すセンスアンプ回路
を示す回路図である。
を示す回路図である。
第１図を参照して、このセンスアンプ回路３は、第３図
に示された従来のものと比較して、Ｉ／Ｏ線およびＩ／
Ｏ線に接続された差動信号検出回路１が新たに設けられ
、パスバッファ回路３４の入出力間にＰチャネルトラン
ジスタ３２が接続され、そのゲートは差動信号検出回路
］の出力信号ＥＱを受けるように接続される。
に示された従来のものと比較して、Ｉ／Ｏ線およびＩ／
Ｏ線に接続された差動信号検出回路１が新たに設けられ
、パスバッファ回路３４の入出力間にＰチャネルトラン
ジスタ３２が接続され、そのゲートは差動信号検出回路
］の出力信号ＥＱを受けるように接続される。
差動信号検出回路］は、Ｉ／Ｏ線およびＩ／Ｏ線に接続
された、差動増幅器３０と同じ回路構成を有する差動増
幅器／Ｏと、差動増幅器／Ｏの２つの出力間に接続され
、センスアンブイコライス信号５ＡＥＱに応答してこれ
らの出力をイコライズするためのＮチャネルトランジス
タ１１と、差動増幅器／Ｏの２つの出力の各々に接続さ
れ、ともにゲートが他方の出力信号を受けるように接続
されたＰチャネルトランジスタ１２および１３と、差動
信号検出回路１の出力と接地との間に接続され、ゲート
がセンスアンブイコライス信号５ＡＥＱを受けるように
接続されたＮチャネルトランジスタ１４とを含む。
された、差動増幅器３０と同じ回路構成を有する差動増
幅器／Ｏと、差動増幅器／Ｏの２つの出力間に接続され
、センスアンブイコライス信号５ＡＥＱに応答してこれ
らの出力をイコライズするためのＮチャネルトランジス
タ１１と、差動増幅器／Ｏの２つの出力の各々に接続さ
れ、ともにゲートが他方の出力信号を受けるように接続
されたＰチャネルトランジスタ１２および１３と、差動
信号検出回路１の出力と接地との間に接続され、ゲート
がセンスアンブイコライス信号５ＡＥＱを受けるように
接続されたＮチャネルトランジスタ１４とを含む。
第２図は、第１図のセンスアンプ回路の動作を説明する
ための回路図である。
ための回路図である。
第１図および第２図を参照して、次に、動作について説
明する。
明する。
センスアンプイネーブル信号５ＡＥＮおよびセンスアン
プイコライズ信号５ＡＥＱは、前述のようにアドレス信
号の変化を検出することによって得られたＡＴＤパルス
に応答して、内部同期信号発生回路から出力される。差
動増幅器］０および３０は、信号５ＡＥＮに応答して活
性化される。
プイコライズ信号５ＡＥＱは、前述のようにアドレス信
号の変化を検出することによって得られたＡＴＤパルス
に応答して、内部同期信号発生回路から出力される。差
動増幅器］０および３０は、信号５ＡＥＮに応答して活
性化される。
また、トランジスタ１１および３１は高レベルの信号５
ＡＥＱに応答してオンするので、差動増幅器／Ｏおよび
３０の出力か中間レベルにイコライズされる。
ＡＥＱに応答してオンするので、差動増幅器／Ｏおよび
３０の出力か中間レベルにイコライズされる。
＝ ／Ｏ−
差動増幅器／Ｏの出力信号ＳＡ２およびＳＡ２が同じレ
ベルであるので、トランジスタ１２および１３はオフし
、また、トランジスタ１４は高レベルの信号５ＡＥＱに
応答してオンする。したかって、トランジスタ３２のゲ
ートか接地レベルにもたらされオンする。これにより、
パスバッファ回路３４の入出力はイコライズされる。ま
た、トランジスタ３３も高レベルの信号５ＡＥＮに応答
してオンするので、ＲＷＤ線も中間レベルにイコライズ
される。
ベルであるので、トランジスタ１２および１３はオフし
、また、トランジスタ１４は高レベルの信号５ＡＥＱに
応答してオンする。したかって、トランジスタ３２のゲ
ートか接地レベルにもたらされオンする。これにより、
パスバッファ回路３４の入出力はイコライズされる。ま
た、トランジスタ３３も高レベルの信号５ＡＥＮに応答
してオンするので、ＲＷＤ線も中間レベルにイコライズ
される。
ＲＷＤ線かイコライズされているとき、出力バッファ回
路６の最終段を構成するトランジスタ６１および６２が
ともにオフするよう回路か構成されている。すなわち、
ＮＡＮＤゲートＧ１の論理しきい値ｖＴ、（Ｇｌ）かＲ
ＷＤ線のイコライズレベルより高く、また、ＮＯＲゲー
トＧ２の論理しきい値ＶＴＨ（Ｇ２）がＲＷＤ線のイコ
ライズレベルより低く設定されている。したがって、出
力バッファ回路６の出力端子はこのとき高インピーダン
ス状態にもたらされ、出力端子の自己容量により前に読
出されたデータ信号のレベルが保持される。
路６の最終段を構成するトランジスタ６１および６２が
ともにオフするよう回路か構成されている。すなわち、
ＮＡＮＤゲートＧ１の論理しきい値ｖＴ、（Ｇｌ）かＲ
ＷＤ線のイコライズレベルより高く、また、ＮＯＲゲー
トＧ２の論理しきい値ＶＴＨ（Ｇ２）がＲＷＤ線のイコ
ライズレベルより低く設定されている。したがって、出
力バッファ回路６の出力端子はこのとき高インピーダン
ス状態にもたらされ、出力端子の自己容量により前に読
出されたデータ信号のレベルが保持される。
差動増幅器／Ｏおよび３０は、Ｉ／Ｏ線およびＩ／Ｏ線
の電圧レベルか同じとき、２つの出力間に電圧差を生じ
ない。したかって、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリ
セルからのデータ信号による電圧差が生じるまで、差動
増幅器］０および３０の出力はイコライズレベルと同し
電圧レベルに保持される。これにより、トランジスタ１
２および］３はオフし続けるので、信号５ＡＥＱか低レ
ベルに変化してトランジスタ１４がオフしても、信号Ｅ
Ｑは接地レベルである。
の電圧レベルか同じとき、２つの出力間に電圧差を生じ
ない。したかって、Ｉ／Ｏ線およびＩ／Ｏ線間にメモリ
セルからのデータ信号による電圧差が生じるまで、差動
増幅器］０および３０の出力はイコライズレベルと同し
電圧レベルに保持される。これにより、トランジスタ１
２および］３はオフし続けるので、信号５ＡＥＱか低レ
ベルに変化してトランジスタ１４がオフしても、信号Ｅ
Ｑは接地レベルである。
信号５ＡＥＱが低レベルに変化するとトランジスタ１１
および３１がオフし、差動増幅器／Ｏおよび３０は、メ
モリセルからのデータ信号によってＩ／Ｏ線およびＩ／
Ｏ線間に現われた電位差を増幅し、相反する電圧レベル
の信号ＳＡＩ、ＳＡＴ、ＳＡ２および百ワ［畷−をそれ
ぞれ出力する。また、トランジスタ１４は信号５ＡＥＱ
に応答してオフする。トランジスタ１２または１３のう
ちの一方は、差動増幅器］０から出力された電圧レベル
の異なる信号ＳＡ２およびＳＡ２に応答してオンし、信
号ＥＱは高レベルに変化する。
および３１がオフし、差動増幅器／Ｏおよび３０は、メ
モリセルからのデータ信号によってＩ／Ｏ線およびＩ／
Ｏ線間に現われた電位差を増幅し、相反する電圧レベル
の信号ＳＡＩ、ＳＡＴ、ＳＡ２および百ワ［畷−をそれ
ぞれ出力する。また、トランジスタ１４は信号５ＡＥＱ
に応答してオフする。トランジスタ１２または１３のう
ちの一方は、差動増幅器］０から出力された電圧レベル
の異なる信号ＳＡ２およびＳＡ２に応答してオンし、信
号ＥＱは高レベルに変化する。
トランジスタ３２は高レベルの信号ＥＱに応答してオフ
し、これにより、ＲＷＤ線をドライブするためのパスバ
ッファ回路３４のイコライズが終了する。このとき、差
動増幅器３０はメモリセルから読出されたデータ信号に
対応する出力信号τＡ １．を既に出力しているので、
ハスバッファ回路３４か偽のデータ信号を出力すること
がない。したがって、ＲＷＤ線かイコライズレベル（中
間レベル）から直接データ信号が示す正しい電圧レベル
にもたらされるので、遅延されることなく、正確な読出
動作を行なうことかできる。
し、これにより、ＲＷＤ線をドライブするためのパスバ
ッファ回路３４のイコライズが終了する。このとき、差
動増幅器３０はメモリセルから読出されたデータ信号に
対応する出力信号τＡ １．を既に出力しているので、
ハスバッファ回路３４か偽のデータ信号を出力すること
がない。したがって、ＲＷＤ線かイコライズレベル（中
間レベル）から直接データ信号が示す正しい電圧レベル
にもたらされるので、遅延されることなく、正確な読出
動作を行なうことかできる。
したかって、メモリセルからのデータ信号かＩ／Ｏ線お
よびＩ／Ｏ線に現われるのが遅れても、差動信号検出回
路コはＩ／Ｏ線およびＩ／Ｏ線間に現われた信号（電位
差）のタイミングに応答してトランジスタ３２を制御す
るので、偽のデータ信号が発生するのを防ぐことができ
る。
よびＩ／Ｏ線に現われるのが遅れても、差動信号検出回
路コはＩ／Ｏ線およびＩ／Ｏ線間に現われた信号（電位
差）のタイミングに応答してトランジスタ３２を制御す
るので、偽のデータ信号が発生するのを防ぐことができ
る。
なお、第１図に示されたセンスアンプ回路３はこの発明
の一実施例にすぎず、他の回路を用いて、Ｉ／Ｏ線およ
びＩ／Ｏ線に現われたデータ信号のタイミングに応答し
てＲＷＤ線のイコライズを行なうタイミングを制御すれ
ば、同様の効果が得られる。
の一実施例にすぎず、他の回路を用いて、Ｉ／Ｏ線およ
びＩ／Ｏ線に現われたデータ信号のタイミングに応答し
てＲＷＤ線のイコライズを行なうタイミングを制御すれ
ば、同様の効果が得られる。
また、トランジスタ３２としてＰチャネルトランジスタ
を用いたが、信号ＥＱの位相を反転するように差動信号
検出回路１を構成すれば、Ｎチャネルトランジスタを適
用することもできる。
を用いたが、信号ＥＱの位相を反転するように差動信号
検出回路１を構成すれば、Ｎチャネルトランジスタを適
用することもできる。
［発明の効果］
以上のように、この発明によれば、メモリセルにストア
されたデータ信号かＩ／Ｏ線手段に与えられるタイミン
グに応答して、イコライズ手段がデータバス手段を所定
の電圧にイコライズするようにしたので、データ信号の
読出動作を正確に、かつ、高速に行なうことのできる半
導体記憶装置が得られた。
されたデータ信号かＩ／Ｏ線手段に与えられるタイミン
グに応答して、イコライズ手段がデータバス手段を所定
の電圧にイコライズするようにしたので、データ信号の
読出動作を正確に、かつ、高速に行なうことのできる半
導体記憶装置が得られた。
第１図は、この発明の一実施例を示すセンスアンブ回路
を示す回路図である。第２図は、第１図に示されたセン
スアンプ回路の動作を説明するためのタイミング図であ
る。第３図は、従来のＳＲＡＭの一部を示す回路図であ
る。第４図は、第３図に示されたＳＲＡＭの動作を説明
するだめのタイミング図である。 図において、１は差動信号検出回路、３はセンスアンプ
回路、４はメモリセル、６は出力バッファ回路、７はラ
ッチ回路、８はロウデコーダ、／Ｏおよび３０は差動増
幅器、３４はパスバッファ回路である。 なお、図中、同一符号は同一または相当部分を示す。
を示す回路図である。第２図は、第１図に示されたセン
スアンプ回路の動作を説明するためのタイミング図であ
る。第３図は、従来のＳＲＡＭの一部を示す回路図であ
る。第４図は、第３図に示されたＳＲＡＭの動作を説明
するだめのタイミング図である。 図において、１は差動信号検出回路、３はセンスアンプ
回路、４はメモリセル、６は出力バッファ回路、７はラ
ッチ回路、８はロウデコーダ、／Ｏおよび３０は差動増
幅器、３４はパスバッファ回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 読出動作に必要な内部同期信号を出力する内部同期信号
発生手段と、 データ信号をストアするためのメモリセルを含むメモリ
アレイと、 前記メモリアレイに接続され、メモリセルにストアされ
たデータ信号を伝えるＩ／Ｏ線手段と、前記Ｉ／Ｏ線手
段に接続され、前記Ｉ／Ｏ線手段を介して伝えられたメ
モリセルにストアされたデータ信号を増幅する増幅手段
と、 前記増幅手段の出力に接続され、前記増幅手段の出力信
号を外部へ出力するためのバスラインを構成するデータ
バス手段と、 メモリセルにストアされたデータ信号が前記Ｉ／Ｏ線手
段に与えられるタイミングおよび前記内部同期信号発生
手段からの内部同期信号に応答して、前記データバス手
段をイコライズするためのイコライズ制御信号を出力す
るイコライズ制御手段と、 前記イコライズ制御手段からのイコライズ制御信号に応
答して、前記データバス手段を所定の電圧にイコライズ
するイコライズ手段とを含む、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126144A JPH01296488A (ja) | 1988-05-23 | 1988-05-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126144A JPH01296488A (ja) | 1988-05-23 | 1988-05-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296488A true JPH01296488A (ja) | 1989-11-29 |
Family
ID=14927765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126144A Pending JPH01296488A (ja) | 1988-05-23 | 1988-05-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296488A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119691A (ja) * | 1983-11-30 | 1985-06-27 | Nec Corp | メモリ回路 |
| JPS6286599A (ja) * | 1985-10-09 | 1987-04-21 | Nec Corp | 半導体記憶装置 |
-
1988
- 1988-05-23 JP JP63126144A patent/JPH01296488A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119691A (ja) * | 1983-11-30 | 1985-06-27 | Nec Corp | メモリ回路 |
| JPS6286599A (ja) * | 1985-10-09 | 1987-04-21 | Nec Corp | 半導体記憶装置 |
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