JPH01296490A - 半導体メモリのセンスアンプ駆動装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業−４二の利用分野］ この発明は半導体メモリにおいて用いられるセンスアン
プ回路の駆動装置及び駆動方法の改良に関し、特に、セ
ンス動作時における電源及び接地回路の充・放電々流の
低減を図ったものに関する。

［従来の技術］ 第３図は従来から用いられ、かつこの発明が適用される
夕゛イナミック・ランダム・アクセス・メモリの読出し
部の全体の概略構成を示ず図てあり、図において、ＭＡ
は情報を記憶するための下記メモリセルか複数個、行及
び列状に配列されたメモリセルアレイ、八Ｂはアドレス
ハ・ソファてあり、外部から与えられる外部アドレスを
受けて内部アドレスを発生する。

八〇ＸはＸデコーダてあり、アドレスハ・ソファＡＢか
らの内部アドレス信号をデコードして、対応するメモリ
セルアレイＭＡの行を選択する。ＡＤＹはＹデコーダて
あり、アドレスバッファＡＩＩからの内部アドレスをデ
コートして、対応するメモリセルアレイＭＡの列を選択
する。

Ｓｌは（センスアンプ＋　Ｔ１０）であり、メモリセル
アレイＭＡの選択さ、ｌ］た下記メモリセルの有する情
報を検知、かつ増幅し、ＹデコーダＡＤＹからの信号に
応答して下記出力バッファへ伝達１）−る。

ＯＢは出力バッファであり、ＳＴ（センスアンプ＋■１
０）から伝達された読出しテークを受りて出カテータＤ
ｏｕｔを出力する。

ＣＧは制御信号発生系周辺回路であり、ダイナミック・
ランタム・アクセス・メモリの各種動作のタイミングを
制御するだめの制御信号（Ｖｌｌ、ＲＮ。

φや、φ２．φ８・・・・・・φＲ）を発住する。

第４図は、第３図に示されたメモリセルアレイ部の構成
の概略を示す図である。図において、Ｗｌ、１．Ｗｌｌ
、、　、−・−・−Ｗ　Ｌ。はワード線、ＢＬｏ、ＢＬ
ｏ、Ｂｌ＋　＋’ｌＮ７１゜・・・・・・Ｂ　Ｌ、、　
、　Ｂ　Ｌ、、はビット線である。

ワード線ＷＬ、、・・・・・・Ｗｌ−ｎの各々には、下
記メモリセルの１行が接続される。ビット線ＢＬｏ、・
・・・・・ＢＬｍは折返しビット線を構成し、２本のビ
ット線が１対のビット線対を構成する。

即ち、ビット線ＢＬｏ了りが１対のヒツト線対を構成し
、ビット線ＢＬ、、Ｂ口が１対のビット線を構成し、以
十−同様にしてヒツト線ＢＬｍ、Ｂ口、がビット線対を
構成する。（１）は情報を記憶するメモリセルであり各
ビット線ＢＬ。、・・・・・・Ｌには１木おきのワード
線との交点にメモリルセル（１）が接続される。即ち、
各ビット線対においては、１木のワード線と１対のビッ
ト線のいずれかのビット線との交点にメモリセル（１）
が接続される構成となる。

（＋５０）はプリチャージ／イコライズ回路であり、各
ビット線対の電位を平衡化し、かつ所定の電位ＶＢにプ
リチャージするため、各ビット線対毎に設けられている
。（１４）は第１の信号線、（１７）は第２の信号線、
（５０）はセンスアンプであり、センスアンプ（５０）
は各ビット線対毎に設けられ、第１及び第２の信号線（
１４）　、　（１７）を介して伝達されるセンスアンプ
（５０）を駆動する第１及び第２の信号φ６．φ８に応
じて活性化され、接続されているヒツト線対の電位差を
検知し差動的に増幅する。　Ｉｌｏ、Ｉｌｏはデータ人
出力バス、１゛。。

Ｔｏ′、・・・・・・Ｔ１．、、Ｔ、、、′はトランス
ファゲートてあり、各ヒツト線旧４゜、・・・・・・酉
；は、ＹテコータへＤＹからのアドレスデコーダ信号に
応答してトランスファゲートＴ。、’ｒｏ′・・・・・
・Ｔ□、Ｔ、′により選択的にデータ人出力バス　Ｉｌ
ｏ、　Ｉｌｏへ接続される。即ち、ビット線ＢＬｏ、Ｂ
Ｌ、はそれぞれトランスファゲートＴ。、Ｔｏ′を介し
てデータ人出力パス　Ｉｌｏ、　１刀に接続される。同
様にして、ヒツト線Ｂ１．１゜ＢＬ、はそれぞれトラン
スファゲートＴ、、Ｔ、′を介してデータ人出力バス　
Ｉｌｏ、　Ｉｌｏへ接続され、ビット線Ｂ　Ｌ−、Ｂ　
Ｌ−はそれぞれトランスファゲートＴ、、、、　Ｔ。′
を介してデータ人出力バス　Ｔ１０．−へ接続される。

各トランスファゲートＴ。、１゛。′、・・・・・・Ｔ
□、Ｔ−′のゲートには、ＹデコーダＡＤＹからのアド
レスデコーダ信号が伝達され、これにより上記各１対の
ビット線がデータ人出力バス　Ｉｌｏ、　Ｉｌｏへ接続
されることとなる。

第５図は、第４図に示すビット線対のうちの１対のビッ
ト線に接続された従来の一実施例を小才ダイナミック・
ランダム・アクセス・メモリのセンスアンプ駆動装置の
回路図である。

図において、（２）　、　（７）はピッ１−線、（３）
はワード線、（４）はメモリセル（１）の記憶ノード、
（５）はメモリセル（１）の選択トランジスタであり、
ｎチャンネル絶縁ゲート電界効果トランジスタ（以下ｎ
−ＦＥＴと称す）からなり、そのゲートはワード線（３
）に、そのソースはビット線（２）に接続されている。

（６）はメモリセル（１）の情報が記憶されるメモリ容
量であり、その一方は記憶ノード（４）を介して選択ト
ランジスタ（５）のドレインへ、他方は下記接地線へ接
続されている。（８）はビット線（２）　、　（７）の
電源線であり、電源電圧の約半分の一定の電圧が供給さ
れる。（９）　、　（１０）は電源線（８）の電圧をヒ
ツト線（２）　、　（７）へ投入するｎ−ＦＥＴ　、（
１１）はｎ−ＦＥＴ　（９）　、　（１０）の動作タイ
ミングを制御する信号が人力される信号線、（１２）は
ビット線（２＞　、　（７）間に設けられたｎ−ＦＩｉ
Ｔてあり、メモリセル（１）が待期状態の最初に動作し
てビット線（２）　、　（７）の電位を平衡化する。（
１３）はｎ−ＦＥＴ（１２）の動作夕〜（ミンクを制御
する信号が人力される信号線、（１，５）　、　（１６
）はセンスアンプ（５０）を構成するｐチャンネル絶縁
ゲー１〜電界効果トランジスタ（以下ｐ−ＦＥＴと称す
）、　（１８）、（１９）はセンスアンプ（５０）を構
成するｎ−ＦｌｉＴてあり、センスアンプ（５０）はゲ
ート電極とその一方の電極が交叉接続されてビット線（
２）　、　（７）へそれぞれ接続された一対のｐ−ＦＥ
Ｔ（１５）　、　（１Ｂ）と、その一方の電極とケート
電極とが交叉接続されてビット線（２）　、　（７）へ
それぞれ接続される一対のｎ−ＦＥＴ（１８）　、　（
１９）とから構成されている。そうして、ｐ−ＦＥＴ　
（１５）　、　（１６）の他方の電極は共に第１の信号
線（１４）に接続され活性化信号φ９を受ける。また、
ｎ−ＦＥＴ（１８）　、　（１９）の他方の電極は第２
の信号線（１７）に接続され活性化信号φ１、を受ける
。（２０）　、　（２１）はそれぞれ、ビット線（２＞
　、　（７）の寄生容量、（２２）は第１の信号線（１
４）に電源電圧を伝達するｐ−ＦＥＴ、（２３）はｐ−
ＦＩｉＴ（２２）の動作を制御する信号の入力端子、（
２４）は第１の信号線（１４）へ電源電圧か供給される
電源端子、（２５）は第２の信号線０７）と接地線間を
導通するｎ−ＦＥＴ　、　（２［ｉ）は、ｎ−ＦＥＴ（
２５）の動作を制御する信号の入力端子、ＶＣＣは電源
電圧、ｖ８はビット線（２）　、　（７）の電源線の電
圧であり、　１／２・ＶＣＣに保たれる。

φ１・はｎ−ＦＩＥＴ　（９）　、　（１０）の動作タ
イミングを制御する信号、φ９は所定のビット線対の電
位を平衡化するタイミンクを制御するイコライズ信号、
Ｒｎは所定の、メモリセルを選択するタイミングを制御
するワード線駆動信号、正、、φ３はそれぞれｐ−ＮＥ
Ｔ　（２２）　、ｎ−ＦＥＴ　（２５）の動作タイミン
グを制御する第１及び第２の信号、ＧＮＤは接地線、ｖ
’ｒｐはｐ−ＦＥＴ　（１，５）　、　（１６）のしき
い値電圧、Ｖ　Ｔ　ｎはｎ−ＦＥＴ（１８）　、　（１
９）のしきい値電圧である。

第６図は、第５図に示す回路構成のものの動作を説明す
るだめのタイミングチャートであり、第６図においては
、メモリセル（１）に論理”　１　”の情報が記憶され
ており、この記憶情報”　１　”を読出す場合の動作か
示されている。

時刻ｔｏから１１の間において、ビット線（２）　、　
（７）はそれぞれｎ−ＦＥＴ　（９）　、　（１，０）
により電源線（８）と結合し、その電位はＶ、＝　　Ｖ
、Ｃ／２に保持されると共に、ｎ−ＦｌｉＴ（１２）に
より両ヒツト線（２）　、　（７）間の電位の平衡化か
図られている。このとき、センスアンプ駆動用第１及び
第２の信号線（＋４）　、　（１７）の電位は、それぞ
れＶｃｒ、／　２　＋　ＩＶ７ｐ　　ｌ　、Ｖｃｃ／　
２−ＶＴＮに保持されている。

時刻ｔ２になって、制御信号φ２．φ、が低レベルにな
りｎ−ＦＥＴ　（９）　、　（Ｉ　Ｏ）がＯＦＦ　シた
後、時刻し３になってワード線駆動信号Ｒｎか人力され
ると、ｎ−ＦＥＴ（５）がＯＮｔ、て記憶ノート（４）
に蓄えられていた電荷がビット線（２）に移動しビット
線（２）の電位が僅か（△Ｖ）に上昇する。この上昇値
はメモリ容量（６）の容量値Ｃ６とビット線（２）の寄
生容量（２０）の容量値Ｃ２０、及び記憶ノード（４）
の記憶電圧■４とによって決り、通常１００〜２００ｍ
Ｖ程度の値となる。

次に、時刻ｔ４となって制御信号φ３か上昇、φ８が下
降しｐ−ＦＥＴ（２２）、ｎ−ＦＥＴ（２５）　ｈ）Ｏ
Ｎすると、第１の信号線（１４）の電位が上昇、第２の
信号線（１７）の電位か）〜降を始める。そうして、こ
の第１及び第２の（８号線（１４）　、　（１７）の電
位の上昇及び下降により、ｐ−ＦＥＴ　（１５）　、　
（］Ｉｉ）及びｎ−ＦＥＴ（１８）。

（１９）からなるフリップフロップ回路がセンス動作を
始めて、ビット線（２）　、　（７）間の微小電位差△
Ｖの増幅を行なう。

この場合、ヒツト線（２）が△Ｖたけ電位上昇したこと
によりｎ−ＦＥＴ（＋９）かＯＮすると、第２の信号線
（１７）の電位下降に伴ない、ビット線（７）の寄生容
量（２１）に蓄えられていた電荷がｎ−ＦＥＴ（１９）
を介して放電され、時刻ｔ５になるとばぼｏＶまで放電
される。

一方、ビット線（７）の電位下降によりｐ−ＦＥＴ（１
５）がＯＮシ、ビット線（２）の電位が■。Ｃレベルま
で引にげられて記憶ノート（４）は再び高レベル（Ｖｃ
ｃ　　ＶＴＮ）となり、論理レベルが再生される。

以上がメモリセル（１）からの情報の読出し、増幅及び
再生まての動作である。これら一連の動作が終了すると
、次の動作に備えて待機状態に人る。

まず、時刻ｔ８になってワード線駆動信−号［（１１が
十降を始め時刻ｔ９になってｎ−ＦＥＴ（５）かＬＩ　
Ｆ　＋・すると、メモリセル（１）は待機状態となる。

次に、時刻Ｌ＋ｏになって制御信号φ３．■、がト降、
ト昇をし始め、時刻１，１１てそれそわ低、高レベルと
なり、ｐ−ＦＥＴ（２２）　、ｎ−ＦｆｉＴ（２５）は
ＯＦ　Ｆする。

次に、時刻ｔ１２となって制御信号φ。か」−昇を始め
ｎ−ＦＥＴ（１２）がＯＮすると、ビット線（２）　、
　（７）が連結され、電位レベルの高いビット線（２）
から電位レベルの低いビット線（７）に電荷が移動して
、はぼ時刻ｔ１３で両ビット線（２）　、　（７）とも
同電位Ｖ、−Ｖｃｃ／２となる。また、このとき同時に
、ｐ−１１Ｔ（２２）　、　ｎ−ＦＥＴ　（２５）の旧
７Ｆにより高インピータンス状態となっている第１及び
第２の信号線（＋４）　、　（＋７）とビット線（２）
　、　（７）との間に電荷の移動が起こり、両信号線（
１，４）、（１７）の各電位レベルは、それぞれＶ。ｃ
／２　＋ｌ　ＶＴＰ　ｌ、ＶＣＣ／２　　ＶＴＮとなる
。

次に、時刻ｔ１４となって制御信号φ、が上昇を始めｎ
−ＦＥＴ（９）　、　（１０）がＯＮすると、電源線（
８）とビット線（２）　、　（７）とは結合され、ヒツ
ト線（２）。

（７）の電位レベルが安定化されて次の読出し動作に備
えることとなる。

［発明が解決しようとする課題］ 以上説明したとおり、読出し動作においては１対のビッ
ト線のうち、一方はＶｃｃ／２＋△ＶレベルからＶＣＣ
レベルに充電され、他方はＶ。Ｃ／２レベルからＯレベ
ルに放電される。そうして、メモリセルの記憶情報の読
出し速度を速くするためにこの動作は比較的速く行なう
必要があり、通常、この充・放電は＋５ｎｓ程度の短い
時間内に行なわれる。このため、比較的に大きな充・放
電々°−流が電源線及び接地線を流れることとなる。

そうして、この充・放電々流をｊとすると。次の（１式
）で現わされる。

△　ｔ ここで、Ｃ：ビット線の容量値 △Ｖ：ビット線の電圧変化分 △ｔ：ビット線か充・放電に要した時問いま、−例とし
゛ｒ４Ｍビットの記憶容量をもつ標準のダイナミック・
ランタム・アクセス・メモリについて考えると、１本の
ビット線当りの容量は０　、５　Ｐ　ｌ”てあり、１回
の動作により４０９６木のヒツト線が動作をするので、 Ｃ＝　０．５ＰＦ　ｘ　４０９６＝　２０４８ＰＦまた
、ビット線は　１／２　ＶｏＣに充電されているので、
■ｃｃ−５Ｖとすると、 △Ｖ＝　　５／２　＝２．５Ｖ △ｔは１５ｎｓとすると、 ５ｎｓ となり、この比較的大きな電流が電源線と接地線を流れ
るため、これら各線において寄生抵抗による電圧ノイス
の発生をもたらし、これか、これら各線に共通接続され
た他の回路の動作に影響を及ぼすこととなる。このため
、最悪の場合には、これら他の回路を誤動作させるとい
う問題点かあった。、 この発明は−上記のような問題点を解決するためになさ
れたもので、センス動作時において、電源線及び接地線
に電圧ノイスを発生しないり′イナミック・ランダム・
アクセス・メモリのセンスアンプ駆動装置及びその駆動
方法を得ることを目的とする。

［課題を解決するだめの手段］ この発明に係る半導体メモリのセンスアンプ駆動装置は
、センスアンプの活性化信号を伝達する第１及び第２の
信号線を充・放電して上記センスアンプを活性化する結
合容量と、第１の電位の端子と」−記結合容量間に設け
られた第１のスイッチング素子、第２の電位の端子と上
記結合容量間に設けられた第２のスイッチング素子及び
該第１、第２のスイッチング素子の動作を制御する信号
を発生ずる第１の制御信号発生手段とを有する第１の開
閉手段と、上記結合容量の上記第１のスイッチング素子
−側と上記第１の信号線間に設けらねだ第３のスイッチ
ング素子、上記結合容量の上記第２のスイッチング素子
側と上記第２の信号線間に設けられた第４のスイッチン
グ素子及び該第３、第４のスイッチング素子の動作を制
御１−る信号を発生ずる第２の制御信号発生手段とを有
する第２の開閉手段とを備えて形成したものてあり、そ
の駆動方法は、−上記第２の開閉手段をオフ状態、上記
第１の開閉手段をオン状態として上記結合容量をプリチ
ャージした後、上記第１の開閉手段をオフ状態として上
記結合容量をフローディング状態とするステップと、−
上記ビット線対及び上記第１、第２の信号線をプリチャ
ージし、上記メモリセルを選択してその記憶、信号を−
に記ビット線に伝達した後、上記第２の開閉手段をオン
状態として、上記プリチャージされた結合容量を上記第
１及び第２の信号線間に接続するものである。

［実施例コ 第１図は、この発明の一実施例を示すダイナミック・ラ
ンダム・アクセス・メモリのセンスアンプ駆動装置の回
路図であり、従来例を示す第５図の符号と同一符号は従
来におけるものと相当のものである。

図において、（２７）　、　（２８）はそれぞれノート
であり、ノード（２７）にはｎ−ＦＥＴ（２２）及びｐ
−ＦＥＴ（３０）のソース電極、ノード（２８）にはｎ
−ＦＥＴ（２５）のソース電極及びｎ−ＦＩＥＴ（３２
）のトレイン電極がそれぞれ接続されている。（２９）
はノード（２７）　、　（２８）間に設けられた結合容
量、（３０）は電源端子（２４）に印加された電圧■。

Ｃをノード（２７）に投入するｐ−ＦＥＴ、（３１）は
ｐ−ＦＥＴ（３０）の動作タイミングを制御する信号＜
６ｐの入力端子、（３２）はノート（２８）の電位を接
地線ＧＮＤレベルに放電させるｎ−Ｆ　ＥＴ、（３３）
　、　（３４）はそれぞれ、ノート（２７）　、　（２
８）の寄生容量、（３５）は第１の信号線（１４）に電
源電圧ＶＣｃを投入するｐ−ＦＥＴ、（３６）はｐ−Ｆ
ＥＴ（３５）の動作タイミングを制御する信号の入力端
子、（３７）は第２の信号線（１７）の電位を接地線Ｇ
ＮＤのレベルに放電させるｎ−ＦＥＴ　、（３８）はｎ
−ＮＥＴ（３７）を制御する信号の入力端子、（６０）
は第１の開閉手段であり、ｐ−ＦＥＴ　（２２）　。

ｎ−ＦＥＴ（２５）　、入力端子（２３）　、　（２６
）及び制御信号φ８．φ８の制御信号発生系ＣＧよりな
る。（７０）は第２の開閉手段であり、ｐ−ＦＥＴ（３
０）　、ｎ−ＦＥＴ（３２）、入力端子（ＩＩ）、（２
４）、（３１，）及び制御信号φ２．φ２の制御信号発
生系ＣＧよりなる。φＳＤ＋φｓｎはそれぞれｐ−ＦＥ
Ｔ　（３５）　、ｎ−ＦＥＴ　（３７）の動作タイミン
グを制御する信号である。

第２図は、第１図に示す回路構成のものの動作を説明す
るためのタイミングチャートであり、第６図の従来例に
おけると同様、メモリセル（１，）の記憶情報“１′′
を読出す場合の動作を示す。

以下、第２図を基に動作を説明する。なお、時間し。〜
１，４まての動作は上記従来例におけるものと同一であ
るので説明は省略するが、この場合、時間ｔ１まては低
インピーダンスで、ノート（２７）が電源電圧Ｖ。Ｃへ
、ノート（２８）が接地線ＧＮＤへそれぞれ接続された
おり、時間ｔ２以降はノード（２７）。

（２８）とも高インピータンス（フローディング状態）
となってそれまでの電位レベルに保たれている。そうし
て、時間ｔ４で増幅動作が始まり、信号φｓ　＋　’＜
”　ｓが人力されてｐ−ＦｌｉＴ（２２）　、ｎ−ＦＥ
Ｔ（２５）がＯＮし始めると、センスアンプ（５０）の
働きにより寄生容ｆｆｌ　（２１）の電荷はｎ−ＦＥＴ
（１９）　、第２の信号線（１７）、ｎ−ＦＥＴ（２５
）　、結合容量（２９）、ノード（２７）、ｐ−ＦＥＴ
（２２）を経て第１の信号線（１４）に移動し、更に、
ｐ−ＦＥＴ（１５）を経て寄生容量（２０）に蓄積され
ることとなり、この蓄積された電荷の分たけヒツト線（
２）の電位か上昇し、逆にヒツト線（７）の電位は放出
した電荷に対応して降下する。しかし、実際には寄生容
量（３３）　、　（３４）が存在するためこれによる損
失を生じ、上記寄生容量（２１）の全電荷が寄生容量（
２０）へ移動する訳ではない。したがって、ビット線（
２）　、　（７）の電位は最後レベル（ｖｃｃ、ｏｖ）
にまでは至らず、若干の差（△ｖＨ９△■１．）が生じ
る。

このため、信号Ｔ、φ３の遅延信号７３Ｄ、φｓｎを時
間ｔ７で入力端子（３６）　、　（３８）から人力して
ｐ−ＦＥＴ（３５）及びｎ−ＦＥＴ（３７）をＯＮさせ
ることにより、上記損失分を補償してビット線（２）　
、　（７）の電位を最終レベルのｖＣｏ、ＯＶに設定す
るようにしている。たたし、このときには△ｖ、１．△
ｖ１．に対応する充−放電々流が電源線或は接地線に流
れるか、その値は従来装置におけるものに比へてはるか
に小さく、他の回路を誤動作させるようにものではない
。

この際、時間ｔ７における第２の信−帰線（１７）の電
位変化（高→低へ△Ｖ、分たけ）により、ノート（２８
）、結合容量（２ｇ）、ノート（２７）、ｐ−ＦＥＴ（
２２）　。

（１５）を介してヒツト線（２）が電位低下するのを防
止するため、上記電位変化の不足分か補償される前にｐ
−ＦＥＴ（２２）及びｎ−ＦＥＴ（２５）をＯＦＦする
必要があり、このため、時間ｔ６で信号φ８．φ８を上
昇、或は下降させている。

なお、上記実施例におイテ、Ｆ１ミ゛ｒ　（２２）　、
　（３０）　。

（３５）はｐ−ＮＥＴのものをボしたが、これに限らず
、ケート電極に人力される各信号φ８．φ１３．φ、０
の極性を逆にしてその高レベルをＶｃｃ＋　Ｖ　ＴＮ（
ｎ−１’Ｅ’「のしきい値電圧）以上にずれは、ｎ−Ｆ
ＥＴを用いて構成させてもよい。

同様に、ｎ−ＦＥＴ（２５）　、　（３２）　、　（：
］７）についてもケート電極に人力される信号φ３φ２
．φｓｎの極性と電圧値を選ぶことにより、ｐ−ＦＥＴ
を用いて構成することかてきる。

［発明の効果］ この発明は上記のように、センス動作時に、センスアン
プのプリチャージされた第１及び第２の信号線間をプリ
チャージされた容量で結合して、ビット線対のうち低レ
ベル側に蓄積されていた電荷を高レベル側へ転送するよ
うにしたので、センス動作時における充・放電々流はほ
とんど電源線及び接地線を流れず、したがって、これら
の線での電圧ノイズの発生をなくすることができるので
、他の回路を誤動作させることのない半導体メモリのセ
ンスアンプ駆動装置及びその駆動方法が得られるという
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のセンスアンプ駆動装置を
示す回路図、第２図は、第１図に示す動作を説明するだ
めのタイミングチャート、第３図は夕“イナミック・ラ
ンダム・アクセス・メモリの読出し部の全体の概略構成
を示す図、第４図は、第３図に示されたメモリセルアレ
イ部の構成の概略を示す図、第５図は、従来例のセンス
アンプ駆動装置を示す回路図、第６図は、第５図に示す
回路の動作を説明するためのタイミングチャートである
。 図において、（１）はメモリセル、（２）　、　（７）
はビット線、（３）はワード線、（１４）は第１の信号
線、（１７）は第２の信号線、（２２）　、　（３０）
はｐ型′肛界効果トランジスタ（ｐ−ＦＥＴ）、（２５
）　、　（３２）はｎ型電界効果トランジスタ（ｎ−Ｆ
ＥＴ）、（２４）は電源端子、（２９）は結合容量、（
５０）はセンスアンプ、（６０）は第１の開閉手段、（
７０）は第２の開閉手段、（１５０）はプリチャージ／
イコライズ回路、ＧＮＤは接地端子、ＣＧは制御信号発
生系周辺回路である。 なお、各図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリセルが接続された複数のビット線対毎に設
   けられ、第１及び第２の信号線からの活性化信号を受け
   て上記メモリセルの読出し信号を差動的に増幅する半導
   体メモリのセンスアンプの駆動装置であって、 上記第１及び第２の信号線を充・放電して上記センスア
   ンプを活性化する結合容量と、 第１の電位の端子と上記結合容量間に設けられた第１の
   スイッチング素子、第２の電位の端子と上記結合容量間
   に設けられた第２のスイッチング素子及び該第１、第２
   のスイッチング素子の動作を制御する信号を発生する第
   １の制御信号発生手段とを有する第１開閉手段と、 上記結合容量の上記第１のスイッチング素子側と上記第
   １の信号線間に設けられた第３のスイッチング素子、上
   記結合容量の上記第２のスイッチング素子側と上記第２
   の信号線間に設けられた第４のスイッチング素子及び該
   第３、第４のスイッチング素子の動作を制御する信号を
   発生する第２の制御信号発生手段と を有する第２の開閉手段とを備えていることを特徴とす
   る半導体メモリのセンスアンプ駆動装置。
2. （２）第１項記載の半導体メモリのセンスアンプ駆動装
   置において、上記第２の開閉手段をオフ状態、上記第１
   の開閉手段をオン状態として上記結合容量をプリチャー
   ジした後、上記第１の開閉手段をオフ状態として上記結
   合容量をフローティング状態とするステップと、上記ビ
   ット線対及び上記第１、第２の信号線をプリチャージし
   、上記メモリセルを選択してその記憶信号を上記ビット
   線に伝達した後、上記第２の開閉手段をオン状態として
   、上記プリチャージされた結合容量が上記第１及び第２
   の信号線間に接続されるステップとを含むことを特徴と
   する半導体メモリのセンスアンプ駆動方法。