JPH08227586A

JPH08227586A - 集積回路メモリ装置

Info

Publication number: JPH08227586A
Application number: JP29652695A
Authority: JP
Inventors: Charles Hammick Michael; マイケル、チャールズ、ハミック
Original assignee: STMicroelectronics Ltd Great Britain; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics Ltd Great Britain; STMicroelectronics lnc USA
Priority date: 1994-11-15
Filing date: 1995-11-15
Publication date: 1996-09-03
Also published as: US5764572A; EP0713222B1; GB9423036D0; DE69525421D1; EP0713222A1

Abstract

(57)【要約】【課題】集積回路メモリ装置用のセンス装置の改良。【解決手段】ＥＰＲＯＭおよびフラッシュメモリのよ
うな絶縁ゲートトランジスタによりメモリセルを形成し
集積回路メモリ装置を形成する。このようなメモリ装置
はこれまでスタティックセンスアンプを用いるが、本発
明はそれらメモリ装置に使用するに適したダイナミック
センスアンプを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路メモリ装置
に関し、詳細には集積回路メモリ装置の改良されたセン
ス回路に関する。

【０００２】本発明はそれに限られるものではないが特
に絶縁ゲートトランジスタによりメモリセルを形成する
ようになったメモリ装置に関している。これらメモリは
ＥＰＲＯＭおよび、以下でフラッシュメモリと呼ぶＦＬ
ＡＳＨＥＰＲＯＭを含む。

【０００３】

【従来の技術】周知のフラッシュメモリではセンスアン
プは静止型センスアンプとして形成されている。静止型
センスアンプはその入力間の信号の差を連続的に検知す
る。１個のトランジスタを用いるメモリセルの場合、そ
の入力はアクセスされたメモリセルのビット線と基準信
号とに接続しうる。これはアクセストランジスタとＳＲ
ＡＭにあるような記憶エレメントを有するメモリセルと
は異なっており、ＳＲＡＭでは記憶エレメントはラッチ
を含んでおり、センスアンプへの入力は選ばれたビット
線とその相補ビット線である。信号の差は電流または電
圧の差である。この信号差は一般に非常に小さく、そし
てセンスアンプは高い利得を有していなければならず、
それ故２段以上の増幅段を必要とする。各増幅段はプロ
セススキュー（process skews ）においてセンス段を高
利得領域に維持しておくために正確なバイアスを必要と
する。この正確なバイアスの必要性は各増幅段に正確な
基準電圧を与える必要性を生じるが、これは特に異なる
電源電圧について使用しうるメモリ装置においては達成
困難である。例えば、代表的なメモリチップは電源電圧
３．３Ｖ±０．３Ｖまたは５Ｖ±１０％で動作しうる。
それ故実際の電源電圧の最小および最大値は３．０Ｖお
よび５．５Ｖである。更に、複数の増幅段が必要である
からセンスアンプ回路の占めるチップ面積は大きくなり
そしてまた高出力要求を満たさなくてはならない。

【０００４】

【発明が解決しようとする課題】一方、ダイナミックセ
ンスアンプのチップ面積はかなり小さく、また、電力も
少くてよい。ダイナミックセンスアンプではそれへの入
力に小さい差が生じると、クロック信号に応じて再生帰
還作用を生じさせてその出力にフルＣＭＯＳ信号を発生
させる。そのようなセンスアンプは正確なバイアスを必
要とせず、それ故広い範囲にわたり電源電圧が変化しう
る応用については理想的である。ダイナミックＲＡＭ
（ＤＲＡＭ）セルはキャパシタからなる記憶エレメント
とアクセストランジスタとを含む。ダイナミックセンス
アンプＲＡＭの再生帰還作用は、読取プロセス中に低下
するセル内の記憶エレメントのレベルをビット線への信
号の書きもどしにより回復するために使用しうる。しか
しながら、フラッシュメモリでは、セル内に記憶された
データに長時間にわたり影響するストレスを低下させる
ためにビット線を極めて低い電圧（１Ｖ未満）に維持し
なければならない。

【０００５】それ故、本発明の目的は単一トランジスタ
セルを有するメモリに使用するに適したダイナミックセ
ンスアンプを提供することである。

【０００６】

【課題を解決するための手段】本発明によれば、一つの
行のセルが共通のワード線に接続し一つの列のセルが共
通のビット線に接続するように行列状に配置された、夫
々が一つのデータビットを記憶するメモリセルのアレイ
と、上記メモリセルの内の選択された１個に記憶された
データビットを読取るためのセンス回路と、上記選択さ
れたメモリセルに関連したビット線を上記センス回路に
接続するためのスイッチ回路と、を含む集積回路メモリ
装置であって、上記センス回路は、上記選択されたビッ
ト線と基準信号とに夫々接続する第１および第２入力端
子と、第１および第２出力端子と、上記選択されたビッ
ト線の信号と上記基準信号との間の差の状態により逆の
論理状態へと上記第１および第２出力端子を駆動するラ
ッチ回路とを含むダイナミックセンスアンプであって、
上記論理状態の一つがそのダイナミックセンスアンプの
電源電圧により決定される上記ダイナミックセンスアン
プと、上記第１および第２出力端子に接続してそれらを
一つの共通なプリチャージされた信号レベルに保持しそ
して解放信号に応じて上記第１および第２出力端子を解
放するクランプ回路と、上記選択されたビット線を所定
の電圧レベルにバイアスするためのバイアス回路と、上
記ダイナミックセンスアンプと上記選択されたビット線
および基準信号との間に接続し、読取サイクルの第１段
階において上記選択されたビット線と基準信号を上記ダ
イナミックセンスアンプに接続する第１状態を用いるよ
うに動作し、分離信号に応じて上記読取サイクルの第２
段階において第２状態を用いて上記選択されたビット線
と基準信号を上記ダイナミックセンスアンプから分離す
るように動作可能な分離回路であって、この分離回路が
上記第２状態のときリストア回路を介して上記バイアス
回路が上記電源電圧に接続されるようにする上記分離回
路と、を備えている集積回路メモリ装置が提供される。

【０００７】

【発明の実施の形態】図１は制御ゲートＣＧ、フローテ
ィングゲートＦＧ、ソースＳおよびドレンＤを有する１
個のフローティングゲートトランジスタ４を含むフラッ
シュメモリセル２を示す。フローティングゲートトラン
ジスタ４のソースＳはライン１０上のアレイ接地信号Ａ
ＲＲＡＹＧＲＯＵＮＤに接続する。ソース電圧スイッ
チ回路１４を介してこのライン１０は接地電圧ＶＧＮＤ
または高電圧Ｖ_ppとなることが出来る。電圧Ｖ_ppはプロ
グラミング電位（一般に１２Ｖ）を表わし、電圧ＶＧＮ
Ｄは装置の接地電圧を表わす。Ｖ_ppは通常直接または抵
抗（図示せず）を介してアレイ接地線に接続する。ソー
ス電圧スイッチ１４はライン３４を介して電圧Ｖ_ppにそ
してライン３６を介して電圧ＶＧＮＤに接続する。フロ
ーティングゲートトランジスタ４の制御ゲートＣＧはワ
ード線（ＷＬ）８によりゲート電圧スイッチ１２の出力
信号Ｖ_ccxに接続する。ゲート電圧スイッチ１２は更に
ライン２６，２４，２２を介して電圧Ｖ_cc，Ｖ_ppおよび
ＶＧＮＤに夫々接続する。Ｖ_ccは５Ｖのパーツについて
は５Ｖ、３Ｖのパーツについては３Ｖである。これらス
イッチ１４と１２の夫々はライン２８上の制御信号ＥＲ
ＡＳＥを受け、そしてスイッチ１２は更にライン３０上
の制御信号ＰＲＯＧＲＡＭを受ける。フローティングゲ
ートトランジスタ４のドレンＤはビット線（ＢＬ）６に
よりビット線スイッチ３１に接続する。このビット線ス
イッチは更に、書込ライン２７を介してプログラム負荷
３２の出力に、読取ライン２５を介してセンス増幅回路
２９の入力に、そしてライン１７を介してフローティン
グ接続ＦＬＯＡＴに接続する。一つのアレイにおいてラ
イン２５が通常ｂ本のラインとして与えられるように読
取中に複数（ｂ本）の選択されたビット線が同時にセン
ス増幅回路２９に接続しうることに注意され度い。同様
に、プログラム動作中、ライン２７が通常ｂ本のライン
として与えられるようにｂ本の選択されたビット線が同
時にプログラム負荷３２に接続しうる。この実施例では
ｂ＝８である。スイッチ３１はライン３０と２８を介し
て夫々受ける制御信号ＰＲＯＧＲＡＭとＥＲＡＳＥに加
えてライン２１を介して制御信号ＲＥＡＤを受ける。

【０００８】このフラッシュメモリは三つの主動作モー
ド、すなわちプログラム、消去、および読取りモードを
有する。これらモードの夫々を図１について説明する。
当業者にとって例えばプログラム検査のような他のいく
つかの動作モードが存在することは明らかである。しか
しながらこの説明は背景説明であり、それ故これら三つ
のモードのみを説明する。プログラムモードは一つのメ
モリセルまたはメモリセル群に“０”を書込むことを含
み、消去モードはすべてのセルが“１”を記憶するよう
に、“０”を記憶しているセルから“０”を除去するこ
とを含み、読取モードは一つのセルがプログラムされて
いるかあるいは消去されているか、すなわち、“０”を
含むか“１”を含むかを決定するためにそのセルを読取
ることを含む。

【０００９】プログラムモード中、ゲート電圧スイッチ
１２がライン２４上の電圧Ｖ_ppをワード線８を介してト
ランジスタ４の制御ゲートＣＧに接続する状態となるよ
うにライン３０上の制御信号ＰＲＯＧＲＡＭをセットす
る。ライン２８上の制御信号ＥＲＡＳＥがセットされて
いないとき、ソース電圧スイッチ１４はＡＲＲＡＹＧＲ
ＯＵＮＤ信号ライン１０を介してライン３６上の電圧Ｖ
ＧＮＤをトランジスタ４のソースに接続する。ビット線
スイッチ３１は、ビット線６をライン２７を介してプロ
グラム負荷３２に接続するようにセットされる。プログ
ラム負荷３２は４Ｖと８Ｖの間の電圧がビット線６を介
してトランジスタ４のドレンＤにかかるようにする。ト
ランジスタ４に与えられるこれらの信号により、フロー
ティングゲートＦＧは負に充電される。この負の電荷は
このフローティングゲートトランジスタのしきい値電圧
を上昇させてその導電度を浅くする。フローティングゲ
ートにたまる負の電荷の量は、制御信号ＰＲＯＧＲＡＭ
がセットする期間、ゲートおよびドレン端子に加えられ
る電圧、およびこのフローティングゲートをそのトラン
ジスタのチャンネルから分離する酸化物の厚さ、を含む
いくつかの因子によりきまる。更に、セルがプログラム
されるとき、フローティングゲートの負の電荷により、
フィールド酸化物にまたがる電界は、フローティングゲ
ートトランジスタのしきい値電圧が一つの限界まで飽和
してフローティングゲートにそれ以上の負電荷が引きつ
けられない点となるように減少する。このようにして
“０”がそのセルに書込まれる。通常、夫々検査サイク
ルを伴う数個のプログラムパルスが必要である。

【００１０】消去モード中、ライン２８上の制御信号Ｅ
ＲＡＳＥは、ゲート電圧スイッチ１２がライン２２上の
電圧ＶＧＮＤをワード線８を介してトランジスタ４の制
御ゲートＣＧに接続するようにそしてスイッチ１４がラ
イン３４上の電圧Ｖ_ppをＡＲＲＡＹＧＲＯＵＮＤライ
ン１０を介してトランジスタ４のソースＳに接続するよ
うにセットされる。ビット線スイッチ３１はビット線６
がライン１７上のフローティング接続ＦＬＯＡＴに接続
してフロート状態となるようにセットされる。フローテ
ィングゲートトランジスタはその基板内のソース領域が
フローティングゲートの下となるようにつくられるか
ら、フローティングゲートの負電荷は減少する。フロー
ティングゲートＦＧから除去される負電荷の量はプログ
ラム動作について述べたように種々の因子によりきま
る。負電荷の減少はフローティングゲートトランジスタ
のしきい値電圧を下げて導通度を深くする。このよう
に、セルの状態は“１”に回復される。通常、夫々が検
査サイクルを伴う数個の消去パルスが必要である。

【００１１】読取モードではライン２８上の制御信号Ｅ
ＲＡＳＥもライン３０上の制御信号ＰＲＯＧＲＡＭもセ
ットされず、ライン２１上のＲＥＡＤ信号がセットされ
る。ライン２６上のＶ_cc信号はソース電圧スイッチ１２
によりラインＶ_ccxとワード線８を介してトランジスタ
４の制御ゲートに接続される。この装置が３Ｖ用の場合
には、この電源電圧Ｖ_ccは信号Ｖ_ccxから切離され、そ
して従ってワード線８は図示しない手段によりＶ_ccより
高い値にブーストされる。ライン３６上の電圧ＶＧＮＤ
はＡＲＲＡＹＧＲＯＵＮＤ信号ライン１０を介してト
ランジスタ４のソースに接続する。ビット線６はセンス
アンプ回路内の手段（後述する）により読取動作中約１
ボルトにバイアスされる。読取動作中、消去されるセル
（“１”を記憶している）において、そのセルの導通度
は、ビット線が検知のために接続されるときに電流がそ
のセルを通るようなものである。プログラムされたセル
（“０”を記憶している）については、それには殆ど電
流は流れない。このセルを通る（あるいは通らない）電
流は基準電流と比較されてそのセルの状態を、以下に詳
述するように、検出する。

【００１２】メモリアレイにおけるフラッシュセルの動
作を図２を参照して説明する。図１と共通の信号ライン
または回路装置は図１と同じ参照数字を用いて図２に示
してある。図２には電源は便宜上示していないが、どの
電圧が回路のどの部分に必要かは図１から明らかであ
る。

【００１３】図２はフラッシュメモリアレイ５０を示し
ており、これは夫々図１のセル２と同じでありうる行列
配置された複数のフラッシュメモリセルＦＭ_oo…ＦＭ_nm
を含んでいる。一つの行内の夫々のメモリセルのトラン
ジスタのゲートは、行アドレス６４を受けるロウデコー
ド回路５６によりアドレス可能な夫々のワード線ＷＬ_o
…ＷＬ_nに共通に接続する。ゲート電圧スイッチ１２は
夫々ライン３０と２８上の制御信号ＰＲＯＧＲＡＭとＥ
ＲＡＳＥに応答して行デコード回路５６を介してアドレ
ス指定されたワード線に切換えられるべき適正なゲート
電圧Ｖ_ccxをライン２９に供給する。

【００１４】一つのコラム内の各トランジスタのドレン
はビット線ＢＬ_o…ＢＬ_mによりコラムデコード回路５
８に共通に接続する。このコラムデコード回路は、図２
にビット線スイッチ５７としてブロックで示すｂ個のビ
ット線スイッチ３１に接続されるべきｂ本（この例では
ｂ＝８）のビット線ＢＬ_oからＢＬ_mまでを選択する。
それ故、ｍ本のビット線ＢＬ_o…ＢＬ_mの内の８本が８
個のビット線スイッチ回路に接続されるべきものとして
コラムアドレス３８により選択される。ライン２５上の
これらビット線スイッチ５７の出力は読取出力であり、
センスアンプ回路２９に接続される。センスアンプ回路
２９は複数のセンス増幅器（この実施の形態では一つの
共通のサイクルで８ビットを読取りうるように８個であ
る）を含み、従ってライン２５上の出力は実際には複数
ビット幅（この例では８ビット幅）である。これらビッ
ト線スイッチはプログラム負荷３２からのライン２７を
介して一つの書込入力を受ける。プログラム動作中、ビ
ット線ＢＬ_o−ＢＬ_mの内の８本のプログラム負荷３２
に選択的に接続される。プログラム負荷３２は同様に複
数（この例では８個）のプログラム負荷を含み、従って
ライン２７の入力も８ビット幅である。読取動作中はこ
れら選択された１本（または複数の）ビット線がセンス
アンプ回路２９に接続する。センスアンプ回路２９は更
にライン７２を介して基準信号ＲＥＦを受けそして、こ
の実施例では８ビットバスであるデータバス（ＤＢ）２
３に出力信号を発生する。夫々の出力信号は夫々のビッ
ト線上の信号とこの基準信号ＲＥＦを比較することで発
生される。

【００１５】特定の１個のセルがプログラムされるべき
ものとして選択されるとき、この選択されたセルと同じ
行の他のセルが不注意でプログラムされないようにこの
プログラム負荷のみが選択されたコラムに加えられる。
選択されないコラムは隣りの選択されたビット線からの
結合を避けるために接地電位にクランプされる。種々の
動作のために一つのアレイ内のセルの種々のノードに存
在する信号は図３に要約してある。消去動作中、そのメ
モリアレイ内のすべてのセルが消去される。しかしなが
ら、一つのアレイは、そのアレイの一部のみを一時に消
去するように消去セクタに分離しうることが出来ること
は当業者には明らかである。消去動作において、ビット
線はソース端子が非常に高い電圧となるのでソース／ド
レン端子にまたがるストレスを低下するためにフローテ
ィング状態となりうるようにされる。

【００１６】センスアンプ回路２９が電流検知センスア
ンプである場合には、ライン７２上の基準信号ＲＥＦは
電流基準信号である。しかしながら、容量バランスが良
好な検出には必要であるため電流基準信号ＲＥＦ用のソ
ースに関連した容量が選択されたセルの接続するビット
線の容量とは著しく異なる場合には問題がある。しかし
ながら、単一トランジスタのフラッシュＥＰＲＯＭでこ
れを達成することは簡単ではない。各セルが１個のトラ
ンジスタを含むときにはダイナミックランダムアクセス
メモリ（ＤＲＡＭ）では一般に行われるような折り返し
ビット線方式を用いることは可能でない。更に、原理的
にはダミービット線を夫々の活性ビット線に関連づけて
使用することが出来るが、これはレイアウトにおける所
要のスペースを増大させてチップを著しく大きなものと
する。前述したようにダイナミックセンスアンプの利点
は達成されるべき多くの設計上の目安、例えばここで達
成される容量入力バランス、装置の整合、検知の安全
性、入力のノイズを最小にする必要性、等によりこれま
で実現されていない。

【００１７】図４はダイナミック電流センスアンプをつ
くることの出来るメモリ構造の一例の一部の図式図であ
る。図４のメモリは２個のサブアレイ、すなわち第１サ
ブアレイ３００と第２サブアレイ３０２を有する。夫々
のサブアレイは図２のアレイ５０と同様であって、ｎ行
ｍ列を有する。図２のゲート電圧スイッチ１２、ソース
電圧スイッチ５２およびプログラム負荷３２は便宜上図
４には示していないが、そのような回路装置の配置は特
定の実施形態によりきまるものである。本発明において
は異なるアーキテクチャを有するメモリでつくることも
可能である。

【００１８】第１サブアレイ３００は連想第１ロウデコ
ード回路３１４と連想第１コラムデコード回路３０４を
有する。第２サブアレイ３０２は連想第２ロウデコード
回路３１６と連想第２コラムデコード回路３０６を有す
る。夫々のロウデコード回路は夫々のアレイのｎ本のワ
ード線を駆動する。これらロウデコード回路用のアドレ
スおよび制御回路は図示されていない。夫々のコラムデ
コード回路は夫々のアレイのｍ本の双方向コラム線をア
ドレスする。同様に、コラムデコード回路用のアドレス
および制御回路も図示されていない。このメモリ構造も
８個のセンスアンプ３１２ａ−３１２ｈを含むセンスア
ンプ回路２９と、スイッチ回路３１０と、基準回路３０
８とを含んでいる。センスアンプ３１２ａ−３１２ｈの
夫々は第１コラムデコード回路３０４からの第１読取ラ
イン群３２０ａ−３２０ｈの内の１個から一つの入力を
そして第２コラムデコード回路３０６からの第２の読取
ライン群３２２ａ−３２２ｈの内の１個から一つの入力
を受ける。センスアンプ３１２ａ−３１２ｈの夫々はデ
ータ線３２４ａ−３２４ｈに出力を発生する。スイッチ
回路３１０は基準回路３０８からライン７２を介して基
準信号ＲＥＦを入力として受ける。

【００１９】スイッチ回路３１０はスイッチ群３２３ａ
−３２３ｈの１つの端子に共通に接続する第１出力ライ
ン３２８に基準信号ＲＥＦを選択的に接続する。これら
スイッチの夫々は読取ライン３２０ａ−３２０ｈの１つ
に接続する第２端子を有する。スイッチ回路３１０もス
イッチ群３２１ａ−３２１ｈの一方の端子に接続する第
２出力ライン３３０に基準信号ＲＥＦを選択的に接続す
る。これらスイッチの夫々は読取ライン３２２ａ−３２
２ｈの一つに接続する他方の端子を有する。スイッチ回
路３１０とスイッチ３２１ａ−３２１ｈおよび３２３ａ
−３２３ｈは、信号ＲＥＦがライン３２８に与えられる
ときスイッチ３２１ａ−３２１ｈのすべてが開きそして
スイッチ３２３ａ−３２３ｈのすべてがライン３２８上
の信号ＲＥＦを読取ライン３２０ａ−３２０ｈに接続す
るように選択的に制御される。他方、信号ＲＥＦがライ
ン３３０に与えられるときにはスイッチ３２３ａ−３２
３ｈのすべてが開きスイッチ３２１ａ−３２１ｈのすべ
てがライン３３０上の信号ＲＥＦを読取ライン３２２ａ
−３２２ｈに接続する。

【００２０】サブアレイ３００と３０２の夫々は“ダミ
ー”ではなく活性アレイである。すなわち、各アレイは
データビットを記憶しているアドレス指定可能なメモリ
セルを含む。しかしながら、ロウデコード回路３１４と
３１６は、第１アレイ３００の１本のワード線が選択さ
れたときには第２アレイ３０２のワード線は選択され
ず、あるいは逆となるように独立してアドレス指定可能
である。

【００２１】コラムデコード回路３０４と３０６はセン
スアンプ３１２ａ−３１２ｈを第１および第２アレイ３
００と３０２の内の一方のアドレス指定されたメモリセ
ルに関連するビット線および第１および第２アレイ３０
０と３０２の内の他方の対応するビット線（それに関連
するセルはアドレス指定されていない）に接続するよう
に共通にアドレス指定されうる。コラムデコード回路３
０４は第１アレイ３００のｍ本のビット線の内の８本を
読取ライン３２０ａ−３２０ｈに接続し、そしてそのコ
ラムデコード回路が第２アレイ３０２のｍ本のビット線
の内の対応する８本を読取ライン３２２ａ−３２２ｈに
接続する。ここで“対応するビット線”なる用語はアド
レス指定されたメモリセルに接続するビット線の垂直方
向で下（または場合によっては上）のビット線、すなわ
ちアドレス指定されたメモリセルと同じコラムアドレス
を有する他方のサブアレイにおけるビット線、を意味す
る。

【００２２】上述のように、各センスアンプはアドレス
指定されたセルのビット線上の信号と基準回路３０８か
らの基準信号ＲＥＦを比較する。

【００２３】第１アレイ３００の１個のアドレス指定さ
れたメモリセルについていえば、アドレスされたセルの
ビット線に接続されると同一のセンス増幅にコラムデコ
ード回路３０６を介して接続される第２アレイ３０２の
対応するビット線に接続したセルが検知用の完全な容量
整合を与える。基準回路３０８はスイッチ３１０を介し
て接続されてライン７２上の電流基準信号ＲＥＦを第２
アレイ３０２の対応するビット線、すなわちアドレス指
定されたセルを含まないビット線に与える。

【００２４】以上から、二つのアレイの夫々に関連する
コラムデコード回路３０４と３０６は活性化されるが、
一方のアレイのみが活性化されたワード線を有すること
は明らかである。アドレス指定されたセルが消去される
かプログラムされるかにより、そのビット線から電流を
引き出すことが出来る。セルが消去されるとすれば電流
が流れ、プログラムされるとすれば実質的には電流は流
れない。ワード線が選択されない（すべてが接地され
る）から対応するビット線には電流は流れない。

【００２５】基準回路３０８は好適には定電流発生器で
あって、スイッチ３２３ａ−３２３ｈまたは３２１ａ−
３２１ｈとの組合せにおいてセンスアンプ３１２ａ−３
１２ｈの夫々の第１または第２入力の夫々にミラー関係
となる基準電流を発生する。スイッチ３１０の制御は二
つのアレイ３００，３０２の一方を選択する同一のビッ
トでありうるメモリ内のいずれかの位置に記憶された一
つのアドレスビットからとり出される。この基準電流は
そのために特に用意されたメモリセルからとり出すこと
が出来、そしてこの電流はそのアレイ内の消去されるセ
ルにより引き出される電流より小さくそしてプログラム
されるセルからの電流より大きくセットされる。実際に
はこの基準電流は消去されるセルとプログラムされるセ
ルの電流の和の数分の１にセットされる。この実施の形
態では２分の１である。

【００２６】明らかなように、上記の構成ではセンスア
ンプ３１２ａ−３１２ｈの夫々の２個の入力に関連する
容量は、各ビット線に同数のメモリセルが接続するか
ら、バランスされる。それ故、アドレス指定されたアレ
イ内のアドレス指定されたセルがプログラムされるか消
去されるかにより、センスアンプの二つの入力からの電
流の差が小さな電圧差をつくり、これがセンスアンプに
より検知される。オン−チップノイズ（例えばコラムデ
コード回路内の結合による）は両方のビット線に等しく
影響する。センスアンプは差の検知を行うものであり、
そしてこのノイズは共通のモードとなる。

【００２７】図５は本発明によるダイナミックセンスア
ンプの一実施の形態の概略的ブロック図である。各セン
スアンプ３１２ａ−３１２ｈはそのようなダイナミック
センスアンプ回路でありうる。図５に示す例では図４に
ついて述べたビット線バランス技術を、読取られるべき
セルをサブアレイ３００にそしてサブアレイ３０２を容
量バランス用に用いて使用する。検知される信号対は例
えばＳＲＡＭに用いられる相補ビット線対からとり出し
てもよいことは明らかである。

【００２８】このセンスアンプは１個のビット線スイッ
チとコラムデコード回路３０４を介してメモリサブアレ
イ３００の選ばれたビット線６に接続するアクセスされ
たセル２から８ビット読取バス２５の読取ラインＲＬ１
２５上の一つの入力およびスイッチ３２１の内の１個を
介して基準回路３０８からの基準信号ＲＥＦである基準
読取ラインＲＲＬ１２６上の入力を受けるバイアス／カ
スコード回路１０６を含む。読取基準ラインＲＲＬも、
バランスしたビット線により形成される容量Ｃ_BLにより
表わされるビット線スイッチとコラムデコード回路３０
６を介して対応するビット線に接続する。この読取ライ
ンはまた開放回路であるスイッチ３２３に接続する。バ
ランスビット線方式が利用されない場合にはダミービッ
ト線およびスイッチを選んでコラムデコード回路の切換
えとビット線容量Ｃ_BLとを出来るだけ整合させるように
しなければならない。バイアス／カスコード回路１０６
は入力ライン１２８上の基準電圧ＶＲＥＦを更に受け
る。入力平衡回路１４６は読取ラインＲＬ１２５に接続
する第１端子と読取基準ラインＲＲＬ１２６に接続する
第２端子を有し、そしてライン１３０上の平衡信号ＥＱ
ＵＩＬにより制御される。このバイアス／カスコード回
路は第１増幅出力ライン１３６に第１出力ＡＭＰ１をそ
して第２増幅出力ライン１３８に第２出力ＡＭＰ２を発
生する。

【００２９】ライン１３６と１３８上の増幅出力ＡＭＰ
１とＡＭＰ２は分離回路１０２の入力となる。入力プリ
チャージおよび平衡回路１４４はライン１３６上の第１
増幅出力ＡＭＰ１に接続する第１端子とライン１３８上
の第２増幅出力ＡＭＰ２に接続する第２端子を有し、そ
してライン１３０上の平衡信号ＥＱＵＩＬにより制御さ
れる。リストア回路１０４はライン１３６上の第１増幅
出力ＡＭＰ１に接続する第１端子とライン１３８上の第
２増幅出力ＡＭＰ２に接続する第２端子を有し、ライン
２１１上のリストア制御信号ＲＥＳＴＯＲＥを受ける。
分離回路１０２はライン２２７上の分離制御信号ＩＳＯ
ＬＡＴＥの制御により信号ＡＭＰ１を第１センス入力ラ
イン１５０上の信号出力ＳＡＩＮ１にそして信号ＡＭＰ
２を第２センス入力ライン１５２上の信号出力ＳＡＩＮ
２に選択的に接続する。センス入力ライン１５０と１５
２はセンス回路１００への第１および第２入力を形成す
る。この回路１００はライン１５４上の活性化制御信号
ＳＥＮＳＥを更に受ける。このセンス回路１００は真出
力ＳＡＯＵＴを形成する第１出力端子１５６、反転出力
ＮＯＴＳＡＯＵＴを形成する第２出力端子１５８を有す
る。

【００３０】出力プリチャージおよび平衡回路１４２は
ライン１５６上の真出力ＳＡＯＵＴに接続する第１端子
とライン１５８上の反転出力ＮＯＴＳＡＯＵＴに接続す
る第２端子を有し、平衡信号ＥＱＵＩＬにより制御され
る。ラッチ１１２は出力端子１５６と１５８上の相補出
力信号ＳＡＯＵＴおよびＮＯＴＳＡＯＵＴを入力とし、
８ビットデータバスＤＢの１本のラインＤＢ′であるラ
イン１６６に出力を発生する。ライン１６６の信号Ｄ
Ｂ′は出力バッファ１１４の入力となる。このバッファ
は出力パッド１１６に接続するライン１６８に出力ＯＵ
Ｔを発生する。

【００３１】センス回路１００はライン１５０と１５２
上のセンス入力ＳＡＩＮ１とＳＡＩＮ２の差電圧のダイ
ナミック検知を行うためのトランジスタの交叉結合構成
からなる。このセンス回路の入力に差信号を与える前
に、この交叉結合トランジスタ構成を、センス入力ライ
ン１５０と１５２上の入力差信号がそのセンス回路を二
つの安定状態の内の一方、すなわち、一方の出力を論理
“０”または“１”に他方をその逆、にするに充分とな
るまで準安定状態に維持される。ライン１５０と１５２
上のセンス入力ＳＡＩＮ１とＳＡＩＮ２の入力差信号の
状態は準安定状態から二つの安定状態の一方に変化する
ときの端子１５６上の真出力ＳＡＯＵＴの論理レベルを
決定するために用いられる。ライン１５４上の制御信号
ＳＥＮＳＥは、センス回路がその準安定状態から解放さ
れてその二つの安定状態の一方となりうるようになる時
点を決定する。ダイナミックセンスアンプのそのような
交叉結合トランジスタ構成は当業者には周知であり、そ
の動作もまた容易に理解しうるものである。本発明の好
適な実施例に関連して用いることの出来る交叉結合構成
を次に詳述する。

【００３２】図５のブロックの夫々の機能を説明する。
図５に概略的に示されるダイナミックセンスアンプの動
作を正常な読取サイクルについて説明する。

【００３３】読取サイクルのスタート前は、このセンス
アンプは不活性であり、そして平衡制御信号ＥＱＵＩＬ
は、入力平衡回路１４６、入力プリチャージおよび平衡
回路１４４および出力プリチャージおよび平衡回路１４
２のすべてがオンとなるようにセットされる。オンとな
ると、出力プリチャージおよび平衡回路１４２はライン
１５６と１５８上の真出力ＳＡＯＵＴと反転出力ＮＯＴ
ＳＡＯＵＴを既知のレベルへとプリチャージしそしてま
たこれら２本の信号ラインを一緒にクランプする。同様
に、入力プリチャージおよび平衡回路１４４はライン１
３６と１３８上の増幅出力ＡＭＰ１とＡＭＰ２を夫々既
知のレベルにプリチャージし、これら２本の信号ライン
を一緒にクランプする。更に、入力平衡回路１４６はラ
イン１２５と１２６上の信号ＲＬとＲＲＬを一緒にクラ
ンプする。この段階での信号ＲＬとＲＲＬの信号レベル
はバイアス／カスコード回路１０６により決定される。
ライン２２７上の分離制御信号ＩＳＯＬＡＴＥは、分離
回路１０２のライン１３６と１３８上の入力ＡＭＰ１と
ＡＭＰ２がライン１５０と１５２上の出力ＳＡＩＮ１と
ＳＡＩＮ２に夫々直接に接続するようにセットされる。
それ故、信号ＳＡＩＮ１とＳＡＩＮ２は共にクランプさ
れそして信号ＡＭＰ１とＡＭＰ２と同様に入力プリチャ
ージおよび平衡回路１４４によりプリチャージされる。
ライン２１１上のリストア動作信号ＲＥＳＴＯＲＥはこ
のとき、リストア回路１０４が動作不能となるようにセ
ットされる。

【００３４】プリチャージおよび平衡相においては信号
ＡＭＰ１とＡＭＰ２が信号ＳＡＩＮ１とＳＡＩＮ２に直
接に接続するから、入力プリチャージおよび平衡回路の
第１および第２端子をライン１５０および１５２上の信
号ＳＡＩＮ１とＳＡＩＮ２に接続してもよい。ライン１
５４上の制御信号ＳＥＮＳＥはセンス回路１００が動作
不能となるようにセットされる。この時点でダイナミッ
クセンスアンプがそのデフォルト状態にあれば、制御信
号ＥＱＵＩＬは信号ライン１５６，１５８，１５０，１
５２，１３６，１３８のすべてを高レベルにプリチャー
ジするようにセットされる。バイアス／カスコード回路
１０６にライン１２８を介して供給される基準信号ＶＲ
ＥＦはライン１２５と１２６の電圧が同一であって所要
のバランス電圧すなわち１Ｖ未満に等しくなるようにセ
ットされる。ライン１３６と１３８上の増幅出力ＡＭＰ
１とＡＭＰ２の、このとき電源電圧Ｖ_ccである電圧はバ
イアス／カスコード回路１０６のバイアス動作のための
電位源となり、基準信号ＶＲＥＦは実効的にバイアス電
圧のレベルを決定するための制御信号となる。読取ライ
ンＲＬと基準読取ラインＲＲＬ、従ってビット線のこの
バイアス構成はフラッシュメモリについて周知のもので
ある。

【００３５】フラッシュメモリ装置では選択されるビッ
ト線を読取中に比較的低い電圧、好適には１Ｖ未満にバ
イアスする必要がある。フラッシュメモリ装置の寿命
中、主たる動作は読取動作であり、従って、それらの読
取動作中のビット線に接続するセルのドレンストレスを
最小にする必要がある。これらビット線が比較的に高い
電圧にバイアスされるとすれば、それらセルのドレンス
トレスによりセルのフローティングゲートから電荷が逃
げ、その結果プログラムされたセルの部分的消去が生じ
る。また、そのようなバイアス条件により、消去される
セルの部分的プログラミングが生じる。

【００３６】読取サイクルのスタート時にメモリアレイ
５０内の１個のセル２が読取られるべきものとして選択
され、そしてこのセルが関連するビット線６とスイッチ
３０４を介して読取ラインＲＬ１２５に接続する。読取
サイクルが開始すると、ライン１３０上の平衡信号ＥＱ
ＵＩＬは、入力平衡回路１４４と出力プリチャージおよ
び平衡回路１４２がすべて動作不能となるように、その
状態を変化する。このときすべてのプリチャージおよび
クランプ動作が終了する。基準回路１０８はアクセスさ
れたビット線上の電流信号と比較される電流基準信号Ｒ
ＥＦを発生する。正常な読取動作中、この基準回路１０
８により発生される電流基準信号ＲＥＦはプログラムさ
れたセルと消去されたセルに流れる電流の和の半分であ
る。ライン１２８上の基準信号ＶＲＥＦは、ライン１３
６と１３８上の信号ＡＭＰ１とＡＭＰ２により充分な電
位が与えられれば読取ラインＲＬ１２５と読取基準ＲＲ
Ｌライン１２６に適正な同一のバイアス電圧を発生する
ため読取サイクルの前およびそのサイクル中同一レベル
に維持される。ＡＭＰ１信号ライン１３６上の電圧は読
取ラインＲＬ１２５上のバイアス電圧用の電位を与え、
ＡＭＰ２信号ライン１３８上の電圧は読取基準ラインＲ
ＲＬ１２６上のバイアス電圧用の電位を与える。

【００３７】選択されたビット線に接続するアクセスさ
れたセル２には、それが消去される場合には、一般に６
０−１００μＡの電流が流れる。ビット線（そして基準
回路）は大きな容量を有するから、この小さい電流は読
取ラインＲＬ１２５上のバイアス電圧を僅かに変調する
にすぎず、それ故読取ＲＬライン１２５および読取基準
ＲＲＬライン１２６の信号間の電圧差は非常に小さい。
しかしながら、バイアス／カスコード回路１０６は読取
ライン１２５と読取基準ライン１２６上の信号を夫々ラ
イン１３６と１３８上の増幅出力ＡＭＰ１とＡＭＰ２へ
と増幅するように作用する。ライン１３６と１３８上の
増幅出力ＡＭＰ１とＡＭＰ２に接続するこのバイアス／
カスコード回路１０６の出力の容量負荷は著しく小さ
い。読取ライン１２５に流れる電流のすべてが増幅出力
ライン１３６に流れそして読取基準ライン１２６の電流
のすべてが増幅出力ライン１３８に流れるとすれば、こ
の小さい容量は、ライン１２５と１２６上の信号ＲＬと
ＲＲＬ間の小さい電圧差が増幅されてライン１３６と１
３８上の信号ＡＭＰ１とＡＭＰ２の間の大きな電圧差と
して生じることを意味する。この差電圧信号はそれ故セ
ンス回路１００に入力する前に増幅される。

【００３８】読取サイクルのこの段階において、分離回
路１０２はライン１３６と１３８上のその入力ＡＭＰ１
とＡＭＰ２が夫々ライン１５０と１５２上にその出力Ｓ
ＡＩＮ１とＳＡＩＮ２に接続されるように動作不能とさ
れる。従って、増幅された差信号がセンス回路１００の
入力に生じる。読取サイクルのスタートから所定の時間
後に、この増幅された差信号がライン１５０と１５２上
の出力ＳＡＩＮ１とＳＡＩＮ２に生じそしてライン１５
４上の制御信号ＳＥＮＳＥは、交叉結合回路１００がそ
の準安定状態から解放され、再生作用によりその二つの
安定状態の内の、その入力上の差信号の状態によりきま
る一方へと強制されるように、その状態を変化する。

【００３９】読取サイクル全体を通じて信号ラインＲＬ
１２５とＲＲＬ１２６は１Ｖ未満にバイアスされる。前
述したように、読取サイクルのプリチャージ部分におい
て、ライン１３６と１３８上の信号ＡＭＰ１とＡＭＰ２
は共に入力プリチャージおよび平衡回路１４４を介して
電源電圧に接続し、そしてこれがライン１２４と１２６
上の信号ＲＬとＲＲＬをバイアスするための適当な電位
をバイアス／カスコード回路１０６に与える。しかしな
がら、この交叉結合回路が動作可能とされてその出力を
全ＣＭＯＳレベルに駆動するときには、ライン１２５ま
たは１２６上の信号ＲＬまたはＲＲＬの内の一方を正し
くバイアスするには不充分なレベルにライン１３６また
は１３８上の信号ＡＭＰ１またはＡＭＰ２内の一方の電
位が降下する可能性が生じる。このときビット線６は次
の読取サイクルのスタート前にバイアス電圧にプリチャ
ージされるかあるいはバイアス電圧まで回復されねばな
らないが、これは読取サイクル時間を増大させることに
なる。

【００４０】それ故、検知動作中ライン１２５と１２６
に正しいバイアスを維持するための何らかの手段が必要
となる。この実施の形態ではこれは読取サイクルのセン
ス相においてセンス回路１００からバイアス／カスコー
ド回路１０６を分離しそして２次的な独立した電源電圧
によりライン１３６と１３８上に信号ＡＭＰ１とＡＭＰ
２を与えることにより達成される。またこれはダイナミ
ックセンスアンプの出力ＳＡＯＵＴとＮＯＴＳＡＯＵＴ
から大きなビットライン容量を分離し、それ故ダイナミ
ックセンスアンプがより高速にその全ＣＭＯＳ出力レベ
ルとなるようにする。

【００４１】増幅された差信号がセンス回路１００のラ
イン１５０と１５２上の信号ＳＡＩＮ１とＳＡＩＮ２に
基づいて設定されてから所定の短時間が経過した時点で
分離回路はライン２２７上の信号ＩＳＯＬＡＴＥにより
動作可能とされてライン１５０と１５２上の信号ＳＡＩ
Ｎ１とＳＡＩＮ２から夫々ライン１３６と１３８上の信
号ＡＭＰ１とＡＭＰ２を切離なす。その短時間後または
それと同時にリストア回路１０４はライン２１１上の信
号ＲＥＳＴＯＲＥにより動作可能となる。動作可能とな
ると、このリストア回路１０４はライン１３６と１３８
上の信号ＡＭＰ１とＡＭＰ２に電源電圧Ｖ_ccを供給し、
そして正しいバイアス電圧がラインＲＬ１２５とＲＲＬ
１２６に維持される。従って読取サイクルの第２段階に
おいてこのリストア回路１０４と分離回路１０２が動作
可能になる。

【００４２】入力プリチャージおよび平衡回路１４４が
信号ＡＭＰ１とＡＭＰ２の間に接続されるようになった
図５の実施例では、そのような回路のプリチャージエレ
メントが回復動作を行うために有効に使用出来そして回
復回路を別途設ける必要がないことは当業者には明らか
である。そのような場合、入力プリチャージおよび平衡
回路１４４は平衡信号ＥＱＵＩＬとリストア信号ＲＥＳ
ＴＯＲＥをゲートすることで派生される信号により制御
される。しかしながら、分離回路とバイアス／カスコー
ド回路との間に入力プリチャージおよび平衡回路が設け
てない場合にはリストア回路は不可欠である。

【００４３】ダイナミックセンスアンプ自体がその出力
を全ＣＭＯＳレベルに駆動するときにはそれをラッチと
して使用することが出来る。しかしながら、上述の実施
の形態には次の読取サイクルの終了まで検知されたデー
タ値を保持するための別のラッチ装置をダイナミックセ
ンスアンプの出力に有している。従って、次のデータ値
を読む間に前のデータ値が保持出来るのであり、装置の
データ保持間が改善される。新しいデータが検知されて
そのラッチに記憶されてしまうまでそのラッチ内に前の
データを保持出来る。この付加的なラッチ１１２を用い
ない場合には前のデータ値はダイナミックセンスアンプ
が次のセンスサイクルのためにプリチャージされるとき
直ちに失われる。

【００４４】図５において、ラッチ装置１１２の出力Ｄ
Ｂ′は周知のように出力バッファ１１４を介してメモリ
装置の出力パッド１１６に接続する。

【００４５】図５のダイナミックセンスアンプを図６に
示す実施の形態により更に説明する。図６ではダイナミ
ックセンスアンプは周知の回路要素を用いて構成されて
いる。図６において図５と同様の部分は同じ参照数字を
付している。ラッチ１１２、出力バッファ１１４および
出力パッド１１６は図６では省略してある。

【００４６】入力平衡回路１４６はトランジスタ１２０
およびトランジスタ２００，２０２，２０４を含む。ト
ランジスタ１２０のソース／ドレン領域の一方は読取ラ
インＲＬ１２５に接続し、他方は読取基準ラインＲＲＬ
１２６に接続する。トランジスタ２００のソース／ドレ
ン領域の一方は読取ラインＲＬ１２５に接続し、他方は
トランジスタ２０２のソース／ドレン領域の一方に接続
し、トランジスタ２０２の他方の領域は読取基準ライン
ＲＲＬ１２６に接続する。トランジスタ１２０，２００
および２０２のゲートはライン１３０上の制御信号ＥＱ
ＵＩＬに接続する。トランジスタ２０４のゲートはトラ
ンジスタ２００と２０２の共通のソース／ドレン領域に
接続してダイオード構成とされる。トランジスタ２０４
のソース／ドレン領域の一方はそのゲートに接続し他方
は下側の電源ライン（通常は接地電圧）に接続する。ト
ランジスタ２０４はプリチャージ相において読取ライン
ＲＬと読取基準ラインＲＲＬを正しくバイアスするもの
である。

【００４７】バイアス／カスコード回路１０６は読取ラ
インＲＬ１２５に接続するソースとライン１３６上の信
号ＡＭＰ１に接続するドレンを有する第１のｎ形ソース
フォロワトランジスタ２０６と、読取基準ラインＲＲＬ
１２６に接続するソースとライン１３８上の信号ＡＭＰ
２に接続するドレンを有する第２のｎ形ソースフォロワ
トランジスタ１０８を含む。トランジスタ２０６と１０
８のゲートはライン１２８上の基準電圧ＶＲＥＦに接続
する。

【００４８】リストア回路１０４は電源電圧に接続する
ソースとライン１３６上の信号ＡＭＰ１に接続するドレ
ンを有する第１のｐ形トランジスタ２１０と、電源電圧
に接続するソースとライン１３８上の信号ＡＭＰ２に接
続するドレンとを有する第２のｐ形トランジスタ２１２
を含む。このリストア回路１０４はこの実施例ではｐチ
ャンネルトランジスタ素子で形成されるから、ｐチャン
ネルトランジスタ２１０と２１２のゲートはライン２５
４上のリストア制御信号ＲＥＳＴＯＲＥの逆の信号ＮＯ
ＴＲＥＳＴＯＲＥに接続する。

【００４９】入力プリチャージおよび平衡回路１４４は
この実施の形態では１個のｐチャンネル平衡トランジス
タ１１８を含み、このトランジスタのソース／ドレン領
域の一方はライン１３６上の信号ＡＭＰ１に、他方はラ
イン１３８上の信号ＡＭＰ２に接続する。トランジスタ
１１８はｐチャンネル素子であるから、そのゲートはラ
イン１６０上の平衡制御信号の逆の信号ＮＯＴＥＱＵＩ
Ｌに接続する。入力プリチャージおよび平衡回路１４４
は、センス回路１００の実施例の説明から明らかとなる
であるように、このダイナミックセンスアンプではライ
ン１５６上の出力ＳＡＯＵＴがライン１５０上の入力Ｓ
ＡＩＮ１に直接に接続し、ライン１５８上の出力ＮＯＴ
ＳＡＯＵＴがライン１５２上の入力ＳＡＩＮ２に直接に
接続するために、プリチャージ回路を有していない。そ
れ故出力平衡およびプリチャージ回路１４２は信号ＳＡ
ＩＮ１およびＳＡＩＮ２、ＡＭＰ１およびＡＭＰ２、並
びに信号ＳＡＯＵＴおよびＮＯＴＳＡＯＵＴをプリチャ
ージすることが出来る。しかしながら、出力プリチャー
ジおよび平衡回路１４２の以下の説明から当業者にとっ
ていかにして入力プリチャージおよび平衡回路１４４を
必要に応じてプリチャージ装置を含むようにしうるかは
明らかである。

【００５０】分離回路１０２は２個のｎ形トランジスタ
２１４と２２０および２個のｐ形トランジスタ２１６と
２１８を含む。トランジスタ２１４と２２０のソースは
ライン１３６と１３８上の信号ＡＭＰ１とＡＭＰ２に夫
々接続し、ドレンはライン１５０と１５２上の出力ＳＡ
ＩＮ１とＳＡＩＮ２に夫々接続する。トランジスタ２１
６と２１８のソースはライン１５０と１５２上の出力Ｓ
ＡＩＮ１とＳＡＩＮ２に夫々接続し、ドレンはライン１
３６と１３８上の信号ＡＭＰ１とＡＭＰ２に夫々接続す
る。トランジスタ２１４と２２０のゲートはインバータ
２２２の出力であるライン２２６上の検知信号ＮＯＴＳ
ＥＮＳＥに接続する。このインバータの入力はライン１
５４上の信号ＳＥＮＳＥである。トランジスタ２１６と
２１８のゲートはライン２２７上の分離信号ＩＳＯＬＡ
ＴＥに接続する。

【００５１】出力プリチャージおよび平衡回路１４２は
３個のｐチャンネルトランジスタ１２２，２３２および
２３４を含む。ｐチャンネルトランジスタ２３２のソー
スは電源電圧に接続し、ドレンは出力端子１５６上の真
出力ＳＡＯＵＴに接続する。ｐチャンネルトランジスタ
２３４のソースは電源電圧にそしてドレンは出力端子１
５８上の反転出力ＮＯＴＳＡＯＵＴに接続する。ｐチャ
ンネルトランジスタ１２２のソース／ドレン領域の一方
は出力端子１５６上の出力ＳＡＯＵＴに、他方は出力端
子１５８上の出力ＮＯＴＳＡＯＵＴに接続する。ｐチャ
ンネルトランジスタ１２２，２３２および２３４のゲー
トはすべてライン１６０上の信号ＮＯＴＥＱＵＩＬに接
続する。

【００５２】センス回路１００はその入力の差電圧を検
知しそして交叉結合トランジスタ２３６，２３８，２４
０，２４２を含む。交叉結合トランジスタ２３６のソー
スは電源電圧に、ドレンは出力端子１５６上の真出力Ｓ
ＡＯＵＴに、ゲートは出力端子１５８上の反転出力ＮＯ
ＴＳＡＯＵＴに接続する。交叉結合トランジスタ２３８
のソースは電源電圧に、ドレンは出力端子１５８の反転
出力ＮＯＴＳＡＯＵＴに、ゲートは出力端子１５６上の
真出力ＳＡＯＵＴに接続する。トランジスタ２４０のド
レンは出力端子１５６上の真出力ＳＡＯＵＴに、ソース
はライン２２６上の信号ＳＥＮＳＥに、ゲートは出力端
子１５８上の反転出力ＮＯＴＳＡＯＵＴに接続する。ト
ランジスタ２４２のドレンは出力端子１５８の反転出力
ＮＯＴＳＡＯＵＴに、ソースはライン２２６上の信号Ｓ
ＥＮＳＥに、ゲートは出力端子１５６上の真出力ＳＡＯ
ＵＴに接続する。

【００５３】バイアス／カスコード回路１０６のトラン
ジスタ２０６と２０８はソースフォロワ形でバイアスさ
れ、それ故これらトランジスタのいずれか一方のソース
の電位はそれらのゲートの電位から素子のしきい値電圧
Ｖ_tnを引いたものに等しい。図５について述べたように
読取ライン１２５と読取基準ライン１２６を１Ｖ未満の
電圧にバイアスすることが望ましい。これらトランジス
タ２０６と２０８の夫々のしきい値電圧Ｖ_tnは一般に
０．８Ｖである。それ故、基準信号ＶＲＥＦがしきい値
電圧Ｖ_tnの２倍の値に固定されている場合に、トランジ
スタ２０６と２０８のドレンに充分な電圧が与えられれ
ば読取ライン１２５と読取基準ライン１２６は共に所要
の値Ｖ_tnにバイアスされる。

【００５４】読取サイクルの前のライン１６０上の信号
ＮＯＴＥＱＵＩＬは低く、従ってｐ形トランジスタ１２
２，２３２および２３４のすべてはオンとなる。これら
３個のトランジスタはダイナミックセンスアンプの出力
端子１５６と１５８の出力ＳＡＯＵＴとＮＯＴＳＡＯＵ
Ｔを電源電圧Ｖ_ccにプリチャージしそしてまた２つの入
力端子を共にクランプする。この時点でライン１３０上
の信号ＥＱＵＩＬは高となり、トランジスタ１２０はオ
ンとなって読取ラインＲＬ１２５と読取基準ラインＲＲ
Ｌ１２６を共にクランプする。ライン１５４上のセンス
クロック信号ＳＥＮＳＥは低く、それ故ライン２２６上
の信号ＮＯＴＳＥＮＳＥは高となり、そのためセンス回
路１００は、ライン１５０，１５２，２２６上の信号Ｓ
ＡＩＮ１，ＳＡＩＮ２およびＳＥＮＳＥがすべて電源電
圧であるから動作不能とされる。ライン２２６上の信号
ＳＥＮＳＥが高のときｎチャンネルトランジスタ２１４
と２２０はオンとなる。更に、ライン２２７の信号ＩＳ
ＯＬＡＴＥは低となってｐチャンネルトランジスタ２１
６と２１８がオンとなる。

【００５５】その結果、ライン１３６と１３８の信号Ａ
ＭＰ１とＡＭＰ２も電源電圧にクランプされそして更に
ｐチャンネルトランジスタ１１８により共にクランプさ
れる。最後にこの時点でライン２１１上の信号ＮＯＴＲ
ＥＳＴＯＲＥは高となり、トランジスタ２１０と２１２
がオフになる。ライン１２８上の基準信号ＶＲＥＦは読
取サイクル中はトランジスタ２０６と２０８のしきい値
電圧の２倍の値に保持される。しかしながら、信号ＡＭ
Ｐ１とＡＭＰ２に別のプリチャージ回路が必要であると
すれば、センス回路１００の出力がそれらの入力に接続
されないことになるからリストア回路２１０と２１２は
プリチャージを与えるべく動作可能とされることにな
る。これは信号ＮＯＴＲＥＳＴＯＲＥを信号ＮＯＴＥＱ
ＵＩＬで適正にゲートすることで達成出来る。

【００５６】図６のダイナミックセンスアンプの実施の
形態を制御するために用いられる制御信号の導出を図７
の制御回路を参照して説明する。図７の制御回路は３個
の２入力ＮＡＮＤゲート４００−４０４と複数のインバ
ータ４０６−４１６を含む。この制御回路はライン４２
０上のグローバルセンス信号ＧＬＳＥＮ、ライン４２２
上の選択信号ＳＥＬＥＣＴ、およびライン４２４上のイ
ネーブル信号ＳＴＡＲＴをその入力とする。この制御回
路はライン２５４にリストア信号の反転信号ＮＯＴＲＥ
ＳＴＯＲＥを、ライン２２７に分離信号ＩＳＯＬＡＴＥ
を、ライン１５４に検知信号ＳＥＮＳＥを、ライン１３
０に平衡信号ＥＱＵＩＬを、そしてライン１４０に平衡
信号の反転信号ＮＯＴＥＱＵＩＬを発生する。

【００５７】ＮＡＮＤゲート４０４は信号ＳＥＬＥＣＴ
とＳＴＡＲＴを入力とする。ＮＡＮＤゲート４００は信
号ＧＬＳＥＮと、ＮＡＮＤゲート４０４の出力をインバ
ータ４０８で反転した信号とを入力とする。ＮＡＮＤゲ
ート４０２はＮＡＮＤゲート４００の出力をインバータ
４０６で反転した信号と、ＮＡＮＤゲート４０４の出力
をインバータ４０８で反転した信号を入力とする。信号
ＮＯＴＲＥＳＴＯＲＥはＮＡＮＤゲート４０２の出力を
インバータ４１０と４１６で次々に反転したものからと
り出される。信号ＲＥＳＴＯＲＥはＮＡＮＤゲート４０
２の出力をインバータ４１０で反転したものからとり出
される。信号ＳＥＮＳＥはＮＡＮＤゲート４００の出力
をインバータ４０６で反転したものからとり出される。
信号ＥＱＵＩＬはＮＡＮＤゲート４０４の出力をインバ
ータ４０８と４１２で次々に反転したものからとり出さ
れる。信号ＮＯＴＥＱＵＩＬはＮＡＮＤゲート４０４の
出力をインバータ４０８，４１２および４１４で次々に
反転したものからとり出される。

【００５８】ライン４２２上の信号ＳＥＬＥＣＴは、夫
々が複数（この実施の形態では８個）のセンスアンプを
有する複数のサブアレイに分割されるメモリ装置の制御
回路をイネーブルとする信号である。信号ＳＥＬＥＣＴ
はその制御回路が関連するサブアレイが動作するように
選択されるとセットされる。信号ＳＴＡＲＴは読取サイ
クルの開始を可能にする制御信号であって、この信号Ｓ
ＴＡＲＴに応じてプリチャージおよび平衡回路が動作不
能となる。好適な実施の形態ではこの信号ＳＴＡＲＴは
選択されたワード線が活性となると活性になる。メモリ
装置のすべてのセンスアンプに与えられる信号ＧＬＳＥ
Ｎはセンス回路のクロックのタイミングを制御する。こ
の信号ＧＬＳＥＮは、信号ＳＴＡＲＴが活性になって読
取サイクルが活性となってから一定の時間後に活性とな
るようなタイミングを有する。

【００５９】それ故、図７から、この制御回路が低レベ
ルとなった選択信号ＳＥＬＥＣＴにより動作不能となる
とき信号ＮＯＴＲＥＳＴＯＲＥ、ＩＳＯＬＡＴＥおよび
ＳＥＮＳＥが不活性となり、信号ＥＱＵＩＬとＮＯＴＥ
ＱＵＩＬが活性となることがわかる。それ故、ダイナミ
ックセンスアンプは選択されないときにプリチャージお
よび平衡状態となる。同様に高となった信号ＳＥＬＥＣ
Ｔにより選ばれても、この制御回路は信号ＳＴＡＲＴお
よびＧＬＳＥＮの両方が低であればこのプリチャージお
よび平衡状態に留まることになる。制御回路が信号ＳＥ
ＬＥＣＴにより動作可能とされた後に検知動作がスター
トするとき、信号ＳＴＡＲＴが高となり、その結果信号
ＥＱＵＩＬとＮＯＴＥＱＵＩＬの状態が、プリチャージ
および平衡動作が終了するように変化する。信号ＳＴＡ
ＲＴが高となってから一定時間後に信号ＧＬＳＥＮが高
となり、信号ＳＥＮＳＥ、ＩＳＯＬＡＴＥおよびＮＯＴ
ＲＥＳＴＯＲＥが活性となる。図７において、信号ＧＬ
ＳＥＮに応じた信号ＳＥＮＳＥの伝播遅れは信号ＩＳＯ
ＬＡＴＥとＮＯＴＲＥＳＴＯＲＥについてのそれより短
いことがわかる。それ故センス回路１０２の入力が検知
された差信号から分離される前にその回路が再生帰還作
用を確実に開始しうることになる。信号ＩＳＯＬＡＴＥ
が信号ＳＥＮＳＥの前に活性となったとすれば、分離装
置２１６と２１８の電流は遮断されそしてセンス回路１
０２の入力の差信号は保証されないことになる。

【００６０】図６にもどると、前述のように、検知動作
のスタート時に信号ＥＱＵＩＬが低となり信号ＮＯＴＥ
ＱＵＩＬが高となる。これにより、読取ラインＲＬ１２
５と読取基準ラインＲＲＬ１２６のトランジスタ１２０
によるクランプ、ライン１３６と１３８上の信号ＡＭＰ
１とＡＭＰ２のトランジスタ２２８によるクランプ、出
力端子１５６と１５８のトランジスタ１２２によるクラ
ンプおよび出力端子１５６と１５８のトランジスタ２３
２と２３４によるプリチャージが解放される。選択され
たビット線がプログラムされるか消去されるかの状態に
より異なる差信号が読取ラインＲＬ１２５と読取基準ラ
インＲＲＬ１２６の間に生じる。ソースフォロワトラン
ジスタ２０６と２０８はこのときカスコード装置として
作用してそれらのソースからドレンへの電圧信号を増幅
する。トランジスタ２０６と２０８のドレンの差電圧
は、ドレン側の容量が図５について述べたようにソース
側のそれより著しく低いために夫々のソースの差電圧よ
り著しく大きくなる。トランジスタ２１４，２１６，２
１８および２２０のすべてがオンとなると、トランジス
タ２０６と２０８のドレン間に生じた差電圧が入力ＳＡ
ＩＮ１とＳＡＩＮ２の間にも生じ、それ故ライン１５６
と１５８に相補出力ＳＡＯＵＴとＮＯＴＳＡＯＵＴが夫
々生じる。

【００６１】プリチャージおよび平衡装置の解放と交叉
結合回路の解放との間の期間は積分期間と呼ばれる。こ
の期間は、一つの期間にわたるノード（この場合には各
センスアンプの出力）の電圧変化がその期間にわたるそ
のノードの電流の積分値をそのノードに関連する容量で
割ったものに等しくするためにそのように呼ばれるもの
である。従って図６の例ではプリチャージおよび平衡期
間が終了した後にセンスアンプの出力の電圧の差は次式
で与えられる。

【００６２】Ｖ（ＳＡＯＵＴ）−Ｖ（ＮＯＴＳＡＯＵＴ）＝１／Ｃ・［ｉ（ｃｅｌｌ）−ｉ（ｒｅｆ）］・ｄｔここでＣはセンスアンプ（同一と仮定して）の各出力ノ
ードに関連する容量、ｉ（ｃｅｌｌ）はセルが読取られ
ることによる電流およびｉ（ｒｅｆ）は基準信号ＲＥＦ
による電流である。

【００６３】それ故、センスアンプの出力に関連する容
量を減少させることにより、与えられた期間内で発生す
る電圧差は大きくなり、従ってこれを最大にするために
回路のレイアウトに注意しなければならない。

【００６４】センス動作のスタート後、所定の短い時間
が経過したとき、ライン１５４上の信号ＳＥＮＳＥは高
となり、その結果ライン２２６上の信号ＮＯＴＳＥＮＳ
Ｅは低となる。ライン２２７と２１１上の信号ＩＳＯＬ
ＡＴＥとＮＯＴＲＥＳＴＯＲＥはライン１５４上の信号
ＳＥＮＳＥと同じソースから、図７について詳細に述べ
た手段により論理的に導かれ、それ故信号ＳＥＮＳＥが
高となってから一定の短い時間後に夫々高および低とな
る。これらの信号変化の結果、交叉回路１００は、ライ
ン２２６上の信号ＮＯＴＳＥＮＳＥが低となるため動作
可能となる。それ故ライン１５６と１５８上の出力信号
ＳＡＯＵＴとＮＯＴＳＡＯＵＴは交叉トランジスタの再
生作用により分離されそして更に全ＣＭＯＳレベルへの
これら出力信号の増幅が生じる。

【００６５】夫々高および低となる信号ＩＳＯＬＡＴＥ
とＮＯＴＳＥＮＳＥのために、ライン１５０と１５２上
の信号ＳＡＩＮ１とＳＡＩＮ２はライン１３６と１３８
上の信号ＡＭＰ１とＡＭＰ２から分離される。このため
読取ラインＲＬ１２５と基準読取ラインＲＲＬ１２６の
容量はダイナミックセンスアンプの出力端子１５６，１
５８から分離され、これから出力がより高速にそれらの
最終値に達しうるようになる。

【００６６】しかしながら、信号ＮＯＴＲＥＳＴＯＲＥ
が低になることによりｐチャンネルトランジスタ２１０
と２１２はオンとなり、それ故ライン１３６と１３８上
の信号ＡＭＰ１とＡＭＰ２は電源電圧の電位に維持され
る。従って、バイアス電圧を読取ラインＲＬ１２５およ
び基準読取ラインＲＲＬ１２６上のこれらトランジスタ
のしきい値電圧に等しくなるためにソースフォロワトラ
ンジスタ２０２と２０８の動作が維持される。読取ライ
ンＲＬ１２５と基準読取ラインＲＲＬ１２６の正しいバ
イアス電圧がこのように維持されないとすれば、読取ラ
インまたはビット線上の電位はセル電流により接地電位
へとゆっくり放電しそして基準読取ライン上の電位は基
準電流によりゆっくり接地電位へと放電する。それ故こ
れらラインは次のセンス動作の前に回復されねばならな
い。

【００６７】図５の回路構成では出力ＳＡＯＵＴとＮＯ
ＴＳＡＯＵＴ上のデータ出力は図４について述べたよう
なラッチ回路にラッチされる。信号ＳＥＮＳＥ、ＩＳＯ
ＬＡＴＥ、ＮＯＴＲＥＳＴＯＲＥ、ＮＯＴＥＱＵＩＬお
よびＥＱＵＩＬはそのときそれらの元の状態に強制さ
れ、次の検知動作に備える。

【００６８】図８は前述したような読取サイクル中のセ
ンス回路の選択された信号のタイミング関係を示す。こ
のタイミング図は高となった信号ＥＱＵＩＬにより制御
される読取サイクルの開始時のプリチャージ／平衡期
間、信号ＥＱＵＩＬが低となり、出力ＳＡＯＵＴとＮＯ
ＴＳＡＯＵＴが分離しはじめるときの次の積分期間、信
号ＳＥＮＳＥが高となり信号ＳＡＯＵＴとＮＯＴＳＡＯ
ＵＴが逆のＣＭＯＳレベルになった後のセンス期間、お
よび信号ＥＱＵＩＬが高にもどりそして信号ＳＥＮＳＥ
が低にもどり、信号ＳＡＯＵＴとＮＯＴＳＡＯＵＴがそ
れらのプリチャージレベルＶ_ccにもどった後の他のプリ
チャージ／平衡期間、を示す。

【図面の簡単な説明】

【図１】異なる信号レベルが印加される基本的なフラッ
シュメモリセルの一例を示す図である。

【図２】フラッシュメモリアレイの全体を示すブロック
図である。

【図３】動作中のフラッシュメモリアレイ内の種々のセ
ルに加えられる信号を表の形で示す図である。

【図４】本発明を実施しうるフラッシュメモリアレイの
全体構造を示すブロック図である。

【図５】本発明によるダイナミックセンスアンプの一実
施の形態の構成を示すブロック図である。

【図６】図５に示すダイナミックセンスアンプの一具体
的な回路図である。

【図７】図５および６のダイナミックセンスアンプを制
御するために用いられる制御信号を発生するための回路
の一例を示す図である。

【図８】図６に示すダイナミックセンスアンプに関連す
る信号の相対的タイミング図である。

【符号の説明】

２フラッシュメモリセル１２ゲート電圧スイッチ１４，５２ソース電圧スイッチ２９センスアンプ３１，５７，３１４ビット線スイッチ３２プログラム負荷５６，３１４，３１６ロウデコード回路５８，３０４，３０６コラムデコード回路３００，３０２サブアレイ３０８基準回路３１０スイッチ回路１００センス回路１０２分離回路１０４リストア回路１０６バイアス／カスコード回路１１２ラッチ回路１１４出力バッファ１１６出力パッド１４２出力プリチャージおよび平衡回路１４４入力プリチャージおよび平衡回路１４６入力平衡回路３２１，３２３スイッチ回路３０４，３０６選択回路

Claims

【特許請求の範囲】

【請求項１】一つの行のセルが共通のワード線に接続し
一つの列のセルが共通のビット線に接続するように行列
状に配置された、夫々が一つのデータビットを記憶する
メモリセルの第１アレイと、上記メモリセルの内の選択された１個に記憶されたデー
タビットを読取るためのセンス回路と、上記選択されたメモリセルに関連したビット線を上記セ
ンス回路に接続するための第１スイッチ回路と、を含む
集積回路メモリ装置であって、上記センス回路は、上記選択されたビット線と基準信号とに夫々接続する第
１および第２入力端子と、第１および第２出力端子と、
上記選択されたビット線と上記基準信号との間の差の状
態により逆の論理状態へと上記第１および第２出力端子
を駆動するラッチ回路とを含むダイナミックセンスアン
プであって、上記論理状態の一つがそのダイナミックセ
ンスアンプの電源電圧により決定されるダイナミックセ
ンスアンプと、上記第１および第２出力端子に接続してそれらを一つの
共通なプリチャージされた信号レベルに保持しそして解
放信号に応じて上記第１および第２出力端子を解放する
クランプ回路と、上記選択されたビット線を所定の電圧レベルにバイアス
するためのバイアス回路、上記ダイナミックセンスアンプと上記選択されたビット
線および基準信号との間に接続し、読取サイクルの第１
段階において上記選択されたビット線と基準信号を上記
ダイナミックセンスアンプに接続する第１状態を用いる
ように動作し、分離信号に応じて上記読取サイクルの第
２段階において第２状態を用いて上記選択されたビット
線および基準信号を上記ダイナミックセンスアンプから
分離するように動作可能な分離回路であって、この分離
回路が上記第２状態のときリストア回路を介して上記バ
イアス回路が上記電源電圧に接続されるようにする分離
回路と、を含むことを特徴とする集積回路メモリ装置。
【請求項２】前記バイアス回路は、前記分離回路が前記
第１状態となっており、そして前記出力信号が一つの共
通のプリチャージされた信号レベルに保持されるとき前
記ラッチ回路を介して前記電源電圧に接続されることを
特徴とする請求項１記載の集積回路メモリ装置。
【請求項３】前記バイアス回路は、前記分離回路が前記
第１状態にあって前記出力信号が一つの共通のプリチャ
ージされた信号レベルに保持されるときプリチャージ回
路を介して前記電源電圧に接続されることを特徴とする
請求項１記載の集積回路メモリ装置。
【請求項４】前記リストア回路は前記プリチャージ回路
を備えていることを特徴とする請求項３記載の集積回路
メモリ装置。
【請求項５】前記各メモリセルは１個のトランジスタを
含むことを特徴とする請求項１乃至４のいずれかに記載
の集積回路メモリ装置。
【請求項６】前記１個のトランジスタはフローティング
ゲート型の電子的にプログラム可能なトランジスタであ
ることを特徴とする請求項５記載の集積回路メモリ装
置。
【請求項７】前記バイアス回路は前記ダイナミックセン
スアンプと前記選択されたビット線との間に接続されて
センス期間に前記信号または上記選択されたビットライ
ンと前記基準信号との差を増幅するように動作すること
を特徴とする請求項１乃至６のいずれかに記載の集積回
路メモリ装置。
【請求項８】前記バイアス回路は第１および第２バイア
ストランジスタを含み、夫々のバイアストランジスタは
それらトランジスタを導通状態に維持するためのレベル
を有する基準信号を受けるように接続した制御端子と前
記選択されたビットラインと上記基準信号および前記分
離回路の間に接続する制御可能なパスを有することを特
徴とする請求項１乃至７のいずれかに記載の集積回路メ
モリ装置。
【請求項９】前記回復リストアは第１および第２リスト
アトランジスタを含み、夫々のリストアトランジスタは
リストア信号を受けるように接続した制御端子と前記電
源電圧と前記第１および第２バイアストランジスタとの
間に接続する制御可能なパスを有し、上記リストア信号
は、前記分離回路が前記第２状態のとき、上記リストア
トランジスタを作動させることを特徴とする請求項８記
載の集積回路メモリ装置。
【請求項１０】前記電源電圧は３．３Ｖ±０．３Ｖであ
る請求項１乃至９のいずれかに記載の集積回路メモリ装
置。
【請求項１１】前記電源電圧は５Ｖ±０．５Ｖである請
求項１乃至６のいずれかに記載の集積回路メモリ装置。
【請求項１２】前記基準信号は前記選択されたビット線
の容量と整合するように配置された容量に接続する基準
回路から供給されることを特徴とする請求項１乃至１１
のいずれかに記載の集積回路メモリ装置。
【請求項１３】一つの行のセルが共通のワード線に接続
し、一つの列のセルが共通のビット線に接続するように
行列状に配置された、夫々が一つのデータビットを記憶
するメモリセルの第２アレイと、選択されたメモリセル
に関連する上記ビットラインに対応するビット線を前記
基準回路に接続し、上記対応するビット線が整合した容
量を与えるようにする第２スイッチ回路と、を更に含む
ことを特徴とする請求項１２記載の集積回路メモリ装
置。
【請求項１４】前記基準回路は前記基準信号を発生する
ための定電流発生回路を含むことを特徴とする請求項１
２または１３に記載の集積回路メモリ装置。
【請求項１５】前記センス回路は複数のダイナミックセ
ンスアンプと、それらに関連するクランプ回路、バイア
ス回路および分離回路を含むことを特徴とする請求項１
乃至１４のいずれかに記載の集積回路メモリ装置。