JPH01298740A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH01298740A JPH01298740A JP12830788A JP12830788A JPH01298740A JP H01298740 A JPH01298740 A JP H01298740A JP 12830788 A JP12830788 A JP 12830788A JP 12830788 A JP12830788 A JP 12830788A JP H01298740 A JPH01298740 A JP H01298740A
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- wiring layer
- layer pattern
- film
- semiconductor device
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
導電性材料からなる配線層パターンを有する゛ト導体装
置に関し、
配線層パターンの形成時に生成するエツチング残によっ
てひきおこされる配線層パターンへの悪影響をなくする
ことを目的とし、
配線層パターンがその上方に同一のパターンで被着せし
められた絶縁性被膜を有するように構成する。[Detailed Description of the Invention] [Summary] Regarding a conductor device having a wiring layer pattern made of a conductive material, an object of the present invention is to eliminate the adverse effect on the wiring layer pattern caused by etching residue generated during formation of the wiring layer pattern. For this purpose, the wiring layer pattern is configured to have an insulating film deposited above it in the same pattern.
本発明は半導体装置に関し、さらに詳しく述べると、導
電性材料からなる配線層パターンを有する半導体装置に
関する。本発明による半導体装置では、配線層パターン
のショートをなくし、デバイスの動作不良を減少させる
ことができる。The present invention relates to a semiconductor device, and more specifically, to a semiconductor device having a wiring layer pattern made of a conductive material. In the semiconductor device according to the present invention, short circuits in wiring layer patterns can be eliminated and device malfunctions can be reduced.
半導体装置において、配線層パターンの形成は、例えば
、Si(]、膜のような絶縁膜の全面に例えばアルミニ
ウムのような導電性材料の成膜を形成I2、次いでこの
導電性成膜をエンチング(パターニング)して配線層パ
ターンを得ることによって、行われている。従来の一例
を第4図を参照しながら説明すると、先ず、第4図(A
)に示されるように、シリコン基板1上にそのシリコン
の酸化によりシリコン酸化膜(SiO□膜)2を形成し
、さらにその上方にアルミニウム配線膜13を例えば蒸
着により形成する。引き続いて、形成されたアルミニウ
ム配線膜13を、所望とする配線層パターンに応じてエ
ツチングする。第4図(B)に示されるように、アルミ
ニウムからなる配線層パターン3を有する半導体装置が
得られる。In a semiconductor device, a wiring layer pattern is formed by forming a film of a conductive material such as aluminum on the entire surface of an insulating film such as a Si film (12), and then etching this conductive film (12). A conventional example is explained with reference to Fig. 4.First, Fig. 4 (A
), a silicon oxide film (SiO□ film) 2 is formed on a silicon substrate 1 by oxidizing the silicon, and an aluminum wiring film 13 is further formed above it by, for example, vapor deposition. Subsequently, the formed aluminum wiring film 13 is etched according to a desired wiring layer pattern. As shown in FIG. 4(B), a semiconductor device having a wiring layer pattern 3 made of aluminum is obtained.
ところで、従来の半導体装置においては、上記第4図(
B)におけるように配線層パターン3のエッヂがむき出
しになることが多く、むき出しになったパターンのエッ
ヂの側壁には、配線層パターンと同一の材料からなるエ
ツチング残(図示の例では、参照番号4)が残ることが
屡々である。By the way, in the conventional semiconductor device, the above-mentioned figure 4 (
As shown in B), the edges of the wiring layer pattern 3 are often exposed, and the side walls of the exposed edges of the pattern have etching residues made of the same material as the wiring layer pattern (in the example shown, reference number 4) is often left behind.
このようなエツチング残は、その後の処理で飛散し、デ
バイス領域のパターンに付着することがある。よく理解
することができるように、飛散したエツチング残がデバ
イス領域のパターンに付着すると、デバイスのショート
や動作不良がひきおこされる。デバイス領域のパターン
に付着したエツチング残を取り除くことが望ましいけれ
ども、これは事実上困難なことであるので、できれば、
付着せるエツチング残によってひきおこされる配線層パ
ターンへの悪影響をなくすことが望ましい。Such etching residues may be scattered during subsequent processing and adhere to patterns in device areas. As can be well understood, if the scattered etching residue adheres to the pattern in the device area, it will cause short circuits and malfunction of the device. Although it is desirable to remove the etching residue attached to the pattern in the device area, this is practically difficult, so if possible,
It is desirable to eliminate the adverse effects on the wiring layer pattern caused by deposited etching residue.
本発明の目的は、したがって、導電性材料からなる配線
層パターンを有する半導体装置において、配線層パター
ンの形成時に生成するエツチング残によってひきおこさ
れる配線層パターンへの悪影響をなくすることにある。Therefore, an object of the present invention is to eliminate, in a semiconductor device having a wiring layer pattern made of a conductive material, an adverse effect on the wiring layer pattern caused by etching residue generated during formation of the wiring layer pattern.
上記した目的は、本発明によれば、配線層パターンがそ
の上方に同一のパターンで被着せしめられた絶縁性被膜
を有することを特徴とする半導体装置によって達成する
ことができる。According to the present invention, the above object can be achieved by a semiconductor device characterized in that a wiring layer pattern has an insulating film deposited in the same pattern above the wiring layer pattern.
上記した目的はまた、本発明によれば、上述のような半
導体装置であって、その配線層パターンがその側面に被
着せしめられた絶縁性被膜をさらに有することを特徴と
する半導体装置によって達成することができる。The above-mentioned object is also achieved according to the present invention by a semiconductor device as described above, characterized in that the wiring layer pattern further has an insulating film deposited on the side surface thereof. can do.
本発明は、デバイスの配線層パターンを形成するに際し
、配線層パターン形成用導電性成膜及び絶縁性成膜を順
次形成した後、パターニングを行って配線層パターンを
形成するものである。配線層パターン上にはそれに被着
せしめられた絶縁性被膜が存在するので、たとえエツチ
ング残がパターニングの結果として生成したとしても、
そのエツチング残の悪影響がデバイスの配線層パターン
にまで及ぶことがない。また、この効果をさらに高める
ために、配線層パターンの側面にも絶縁性被膜を施すこ
とが推奨される。In the present invention, when forming a wiring layer pattern of a device, a conductive film for forming a wiring layer pattern and an insulating film are sequentially formed, and then patterning is performed to form a wiring layer pattern. Since there is an insulating film deposited on the wiring layer pattern, even if etching residue is generated as a result of patterning,
The adverse effects of the etching residue do not extend to the wiring layer pattern of the device. Furthermore, in order to further enhance this effect, it is recommended to apply an insulating film to the side surfaces of the wiring layer pattern.
さらにまた、上記した目的は、本発明によれば、配線層
パターンがその全面に被着せしめられた絶縁性被膜を有
しておりかつ、前記配線層パターンの形成時に生成した
そのパターンと同一の材料からなるエツチング残がある
場合に、そのエツチング残が絶縁性材料に変化せしめら
れていることを特徴とする半導体装置によって達成する
ことができる。Furthermore, according to the present invention, the above-mentioned object is such that the wiring layer pattern has an insulating film deposited on the entire surface thereof, and the wiring layer pattern is identical to the pattern generated when forming the wiring layer pattern. This can be achieved by a semiconductor device characterized in that when there is an etching residue made of a material, the etching residue is changed into an insulating material.
本発明は、デバイスの配線層パターンを形成するに際し
、配線層パターンの形成後にその全面に絶縁性被膜を施
し、かつもしもエツチング残があればそれらを絶縁体に
変化せしめるものである。In the present invention, when forming a wiring layer pattern for a device, an insulating film is applied to the entire surface of the wiring layer pattern after the wiring layer pattern is formed, and if there are any etching residues, they are converted into an insulator.
これは、例えば、配線層パターンがアルミニウムからな
る場合、その酸化によってアルミナの薄膜(そしてアル
ミナからなるエツチング残)を形成することによって有
利に実施することができる。For example, if the wiring layer pattern is made of aluminum, this can be advantageously carried out by oxidizing it to form a thin film of alumina (and an etching residue made of alumina).
絶縁体となったエツチング残は、形成された配線層パタ
ーンに対してもはや悪影響を及ぼさないであろう。The etching residue, which has become an insulator, will no longer have an adverse effect on the formed wiring layer pattern.
本発明の実施において、配線層パターンは、上記したア
ルミニウムのほか、この技術分野において一般的に用い
られている導電性配線材料、例えば、アルミニウム合金
、金、シリサイド、ポリシリコンなどであることができ
る。また、絶縁性被膜は、例えば、Al2O2膜、Si
n□膜、PSG膜などであることができる。かかる絶♀
)性被膜の形成は、例えばもしも配線層パターンがアル
ミニウムからなるならば、その配線層パターンを温水中
に浸漬してウエン)酸化するかもしくは濃硝酸などで処
理することによって、有利に行うことができる。In the implementation of the present invention, the wiring layer pattern can be made of conductive wiring materials commonly used in this technical field, such as aluminum alloy, gold, silicide, polysilicon, etc., in addition to the above-mentioned aluminum. . In addition, the insulating film is, for example, an Al2O2 film, a Si
It can be an n□ film, a PSG film, or the like. It takes forever ♀
For example, if the wiring layer pattern is made of aluminum, the formation of the oxidized film can be advantageously carried out by immersing the wiring layer pattern in hot water to oxidize it, or by treating it with concentrated nitric acid. can.
本発明では、導電性成膜上に絶縁性成膜を残すので、デ
バイスの配線層パターンの形成時にたとえエツチング残
が発生したとしても、そのエツチング残の悪影響が配線
層パターンにまで及ぷくことがない。また、本発明では
、デバイスの配線層パターンの形成時にたとえエツチン
グ残が発生したとしても、そのエツチング残を絶縁体に
変化せしy〕でしまうので、エツチング残の悪1i7が
配線層パターンにまで及ぶことがない。In the present invention, since the insulating film is left on the conductive film, even if etching residue is generated during the formation of the wiring layer pattern of the device, the adverse effects of the etching residue will not extend to the wiring layer pattern. do not have. Furthermore, in the present invention, even if etching residue is generated during the formation of the wiring layer pattern of a device, the etching residue is converted into an insulator. It never reaches.
第1図は、本発明による半導体装置とその製造プロセス
を順を追って示したものである。先ず、第1図(A)に
示されるように、シリコン基I221上にSin、膜2
を酸化によって形成した後、アルミニウム配線膜13を
約1−の膜厚で蒸着によって形成する。引き続いて、第
1図(B)に示されるように、絶縁膜15として、5i
n2を約100人の膜厚でCVD法によって形成する。FIG. 1 shows a semiconductor device according to the present invention and its manufacturing process in order. First, as shown in FIG.
After forming by oxidation, an aluminum wiring film 13 is formed by vapor deposition to a thickness of about 1-. Subsequently, as shown in FIG. 1(B), an insulating film 15 of 5i
n2 is formed to a thickness of about 100 mm by CVD.
その後、アルミニウム配線層パターンの形成のために適
当なマスク(図示せず)を用いて膜13及び15のエツ
チングを行うと、第1図(C)に示されるように、アル
ミニウム配線層パターン3及びSin、膜5を順次有す
る半導体装置が得られる。ここで、図示して示さないけ
れども、例えば第4図(B)に示されるようにエツチン
グ残が発生しても、そのエツチング残が配線層パターン
に達することがなく、したがって、パターンのショート
を防ぐことができる。Thereafter, when the films 13 and 15 are etched using a suitable mask (not shown) to form an aluminum wiring layer pattern, the aluminum wiring layer patterns 3 and 15 are etched as shown in FIG. A semiconductor device having the Sin film and the film 5 in this order is obtained. Although not shown in the drawings, even if etching residue occurs, for example as shown in FIG. 4(B), the etching residue will not reach the wiring layer pattern, thus preventing short circuits in the pattern. be able to.
また、本発明の半導体装置は、第1図(C)に示したよ
うな5102膜5に加えて、第2図に示されるように、
アルミニウム配線層パターン3の側面にもSin□l欠
6を有していてもよい。このような追加の8102膜6
は、エツチング残が何らかの理由により一端が切れて配
線層パターンに接触すると仮定した場合、非常に有用で
ある。このような5in2膜6は、例えば、バターニン
グ後の基板を温水中に浸漬して、約90℃で数10秒間
にわたってウェット酸化することに有利に形成すること
ができる1゜
第3図(、へ)及び(B)は、本発明による別の半導体
装置の好ましい製造プロセスを順を追って示したもので
ある。図示の例では、第3図(A)に示されるように、
シリコン基板1−LのSiO,膜2の1方に形成された
アルミニウム配線層パターン3のエンヂ部に、配線層パ
ターンの形成時に生成したエツチング残(アルミニウム
、からなろ)4が橋をかげろ形で載っている。このま5
プロセスを継続↑ろと、エツチング残が飛散して、デバ
・イス領域のパターンに併行12、ンヨートなどの小郡
i”iをひきおこすであろう、。Further, in addition to the 5102 film 5 as shown in FIG. 1(C), the semiconductor device of the present invention has the following features as shown in FIG.
The side surface of the aluminum wiring layer pattern 3 may also have a Sin□l cutout 6. Additional 8102 membrane 6 like this
This is very useful when it is assumed that one end of the etching residue is cut off for some reason and comes into contact with the wiring layer pattern. Such a 5in2 film 6 can be advantageously formed, for example, by immersing the substrate after buttering in hot water and wet oxidizing it at about 90°C for several tens of seconds. 5) and (B) sequentially show preferred manufacturing processes for another semiconductor device according to the present invention. In the illustrated example, as shown in FIG. 3(A),
On the edge part of the aluminum wiring layer pattern 3 formed on one side of the SiO film 2 of the silicon substrate 1-L, etching residue (aluminum, karanaro) 4 generated during formation of the wiring layer pattern forms a bridge. It's listed. Konoma 5
If the process continues, the etching residue will scatter and cause small particles such as 12, smudges, etc. to run parallel to the pattern in the device area.
本発明−こは、引き続いて、エツチング残・1を配線層
パターン3上に有するシリコン基板を約90℃の温水中
に数lO秒間〜数分間にわたって浸漬する。すると、こ
のウェット酸化の結果としてアルミニウムがアルミナに
変えられ、また、具体的には、第3図(B)に示される
ように、エツチング残4がアルミナからなる絶縁体片7
に変えられるとともに、配線層パターン3の表面に、厚
さ数10〜数100人(場合によっては数1000人)
程度のS l(12からなる絶縁性被膜17が形成され
る。ここで、エツチング残は絶縁体片に変えられている
ので、もしもそれが配線層パターンにあたったとしても
、何の不都合もひきおこされない。In the present invention, the silicon substrate having the etching residue 1 on the wiring layer pattern 3 is subsequently immersed in warm water at about 90 DEG C. for several 10 seconds to several minutes. Then, as a result of this wet oxidation, aluminum is changed to alumina, and specifically, as shown in FIG.
At the same time, the surface of the wiring layer pattern 3 is coated with a thickness of several tens to hundreds of layers (in some cases, several thousand layers).
An insulating film 17 consisting of S l (12) is formed. Here, the etching residue is converted into an insulator piece, so even if it hits the wiring layer pattern, there will be no inconvenience. Not woken up.
本発明によれば、取り除くことが困難なエツチング残に
原因するデバイスの配線層パターンのショートを防市す
るこ古ができ、したがって、テ゛ハ・イスの信頼性や歩
留りを白土さ仕る、−とがて青る。According to the present invention, it is possible to prevent short circuits in the wiring layer pattern of a device caused by etching residues that are difficult to remove, thereby reducing the reliability and yield of the device. It turns blue.
第1図は、本発明による半導体装置とその製造プロセス
を順を追って示した断面図、
第2図は、第1図の半導体装置の1変形例を示した断面
図、
第3図は、本発明による別の半導体装置とその製造プロ
セスを順を追って示した断面図、そして第4図は、従来
の半導体装置とその製造プロセスを順を追って示した断
面図である。
図中、1はシリコン基板、2は5102膜、3はアルミ
ニウム配線層パターン、そして5はSiO□膜である。FIG. 1 is a cross-sectional view showing a semiconductor device according to the present invention and its manufacturing process in order; FIG. 2 is a cross-sectional view showing a modification of the semiconductor device of FIG. 1; FIG. FIG. 4 is a cross-sectional view sequentially showing another semiconductor device according to the invention and its manufacturing process, and FIG. 4 is a cross-sectional view sequentially showing a conventional semiconductor device and its manufacturing process. In the figure, 1 is a silicon substrate, 2 is a 5102 film, 3 is an aluminum wiring layer pattern, and 5 is a SiO□ film.
Claims (1)
せしめられた絶縁性被膜を有することを特徴とする半導
体装置。 2、配線層パターンがその側面に被着せしめられた絶縁
性被膜をさらに有することを特徴とする請求項1に記載
の半導体装置。 3、配線層パターンがその全面に被着せしめられた絶縁
性被膜を有しておりかつ、前記配線層パターンの形成時
に生成したそのパターンと同一の材料からなるエッチン
グ残がある場合に、そのエッチング残が絶縁性材料に変
化せしめられていることを特徴とする半導体装置。[Scope of Claims] 1. A semiconductor device characterized in that a wiring layer pattern has an insulating film deposited in the same pattern above the wiring layer pattern. 2. The semiconductor device according to claim 1, wherein the wiring layer pattern further has an insulating film deposited on a side surface thereof. 3. If the wiring layer pattern has an insulating film deposited on its entire surface and there is an etching residue made of the same material as the pattern generated during the formation of the wiring layer pattern, the etching A semiconductor device characterized in that the remainder is changed into an insulating material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12830788A JPH01298740A (en) | 1988-05-27 | 1988-05-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12830788A JPH01298740A (en) | 1988-05-27 | 1988-05-27 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01298740A true JPH01298740A (en) | 1989-12-01 |
Family
ID=14981540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12830788A Pending JPH01298740A (en) | 1988-05-27 | 1988-05-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01298740A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204285A (en) * | 1989-12-01 | 1993-04-20 | Matsushita Electronics Corporation | Method for patterning a metal layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5165579A (en) * | 1974-12-04 | 1976-06-07 | Hitachi Ltd | ARUMINIUMUHAISENSONO KEISEIHO |
| JPS5448184A (en) * | 1977-09-24 | 1979-04-16 | Nec Corp | Electrode wiring forming method for semiconductor device |
| JPS5999741A (en) * | 1982-11-29 | 1984-06-08 | Fujitsu Ltd | Forming method of aluminum wiring layer |
| JPS62163345A (en) * | 1986-01-14 | 1987-07-20 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-05-27 JP JP12830788A patent/JPH01298740A/en active Pending
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