JPH01299478A - 半導体装置の測定方法 - Google Patents
半導体装置の測定方法Info
- Publication number
- JPH01299478A JPH01299478A JP63130565A JP13056588A JPH01299478A JP H01299478 A JPH01299478 A JP H01299478A JP 63130565 A JP63130565 A JP 63130565A JP 13056588 A JP13056588 A JP 13056588A JP H01299478 A JPH01299478 A JP H01299478A
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- Japan
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- data
- sum
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- measurement
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の測定、判定を行う測定方法に関
するものである。
するものである。
従来の半導体デバイスの測定、判定に必要なノ１−ドの
構成を第４図に示す。入力信号発生器（以下ＳＧと呼ぶ
）（１）から発生した信号は、測定周辺回路を含めた被
測定デバイス（以下ＤＵＴと呼ぶ）（２）へ入る。ＤＵ
Ｔ＋２１からの出力信号はＡ／Ｄコンバータ（３）でデ
ジタル量に変換され、Ｃ！ＰＵ（４１によって演算処理
され判定がなされる。
構成を第４図に示す。入力信号発生器（以下ＳＧと呼ぶ
）（１）から発生した信号は、測定周辺回路を含めた被
測定デバイス（以下ＤＵＴと呼ぶ）（２）へ入る。ＤＵ
Ｔ＋２１からの出力信号はＡ／Ｄコンバータ（３）でデ
ジタル量に変換され、Ｃ！ＰＵ（４１によって演算処理
され判定がなされる。
第３図は従来の半導体デバイスの測定、判定を行う測定
方法において、デバイスに入力が加えられて良か不良か
の判定がなされるまでの時間をそれぞれ動作別に示しだ
模式図である。
方法において、デバイスに入力が加えられて良か不良か
の判定がなされるまでの時間をそれぞれ動作別に示しだ
模式図である。
図中、田）はＯＰ Ｕ （４）によって入力信号が設定
されるまでに要する入力設定時間、（６）はＳ Ｇ （
１）によりＤ Ｕ Ｔ ＋２）に所望の入力信号が入力
されるまでに要する入力信号発生時間、（至）はＤ Ｕ
Ｔ （２）の出力応答に要する出力応答時間、α４は
ＯＰ Ｕ （４）によってその信号に対して良か不良か
の判定に要する判定時間である。この時、１つの入力信
号に対して良か不良かの判定が終了してから、初めて次
の入力信号が発生され同様に測定、判定される。すなわ
ち、１つのＤ Ｕ Ｔ ［２）につき、このような動作
が信号の数だり繰シ返されるのである。従って、１つの
Ｄ Ｕ Ｔが判定まで終えて、初めて次のＤ Ｕ Ｔ
＋２）のテストに移るというように常にシリアルにテス
トがなされていた０ 〔発明が解決しようとする課題〕 従来の半導体装置の測定方法は入力設定から判定に至る
まで常にシリアルに行われるので、各測定・判定の動作
時間の個々は短縮化は改善短縮されても、大幅なテスト
時間の短縮は望めないという課題があった。
されるまでに要する入力設定時間、（６）はＳ Ｇ （
１）によりＤ Ｕ Ｔ ＋２）に所望の入力信号が入力
されるまでに要する入力信号発生時間、（至）はＤ Ｕ
Ｔ （２）の出力応答に要する出力応答時間、α４は
ＯＰ Ｕ （４）によってその信号に対して良か不良か
の判定に要する判定時間である。この時、１つの入力信
号に対して良か不良かの判定が終了してから、初めて次
の入力信号が発生され同様に測定、判定される。すなわ
ち、１つのＤ Ｕ Ｔ ［２）につき、このような動作
が信号の数だり繰シ返されるのである。従って、１つの
Ｄ Ｕ Ｔが判定まで終えて、初めて次のＤ Ｕ Ｔ
＋２）のテストに移るというように常にシリアルにテス
トがなされていた０ 〔発明が解決しようとする課題〕 従来の半導体装置の測定方法は入力設定から判定に至る
まで常にシリアルに行われるので、各測定・判定の動作
時間の個々は短縮化は改善短縮されても、大幅なテスト
時間の短縮は望めないという課題があった。
この発明は以上のような問題点を解決するためになされ
たもので、各測定・判定の動作時間の短縮とは別に、根
本的に大幅なテスト時間の短縮を図ることを目的として
いる。
たもので、各測定・判定の動作時間の短縮とは別に、根
本的に大幅なテスト時間の短縮を図ることを目的として
いる。
この発明に係る半導体装置の測定方法は各デバイスに種
々の入力信号を送り測定及びデータを取り込み処理を行
う処理部分と、そのデータを所望の値と比較判定する判
定部分の２つに分散させたので、入力を設定しデータを
取り込むまでの処理部分と、測定・判定を行う判定部分
とをパラレルに行えるようにしたものである。
々の入力信号を送り測定及びデータを取り込み処理を行
う処理部分と、そのデータを所望の値と比較判定する判
定部分の２つに分散させたので、入力を設定しデータを
取り込むまでの処理部分と、測定・判定を行う判定部分
とをパラレルに行えるようにしたものである。
この発明の半導体装置の測定方法はデータ取り込み及び
処理を行う処理部分では判定を待つことなく次々にデー
タを取り込むことができ、また判定部分では判定のみを
行うことができ、そしてこの２つ部分がそれぞれパラレ
ルに行えるので大幅なテスト時間の短縮が可能となる。
処理を行う処理部分では判定を待つことなく次々にデー
タを取り込むことができ、また判定部分では判定のみを
行うことができ、そしてこの２つ部分がそれぞれパラレ
ルに行えるので大幅なテスト時間の短縮が可能となる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の半導体デバイスの測定、判定方法におい
て、デバイスに入力が加えられて良か不良かの判定がな
されるまでの時間を第２図で示したハードの構成に従っ
て処理部分と判定部分に分けられた時間の模式図である
。図中、前記従来のものと同一符号は同一部分を示す。
図はこの発明の半導体デバイスの測定、判定方法におい
て、デバイスに入力が加えられて良か不良かの判定がな
されるまでの時間を第２図で示したハードの構成に従っ
て処理部分と判定部分に分けられた時間の模式図である
。図中、前記従来のものと同一符号は同一部分を示す。
また、第２図はこの発明の一実施的において半導体デバ
イスの測定、判定方法でのハード構成を示すブロック図
で、図中、同一符号は同一部分を示す。第１図において
、１デバイスの測定信号数をｎとすると、ｐＨ，Ｒ２・
・・Ｐｆｉはそれぞれ１番目、２番目。
イスの測定、判定方法でのハード構成を示すブロック図
で、図中、同一符号は同一部分を示す。第１図において
、１デバイスの測定信号数をｎとすると、ｐＨ，Ｒ２・
・・Ｐｆｉはそれぞれ１番目、２番目。
・・・ｎ番目の入力信号において、第２図Ａの部分で処
理がなされるのに要する時間、すなわち（６）の入力設
定時間と、＠の入力信号発生時間と、＠の出力応答時間
とを加え合わせた時間を示し、Ｐｌ・・・・Ｐ、まで加
え合わせた時間Ｒ１は、１番目のデバイスの１．２．３
に要する時間の和である。またＱ１＋Ｑ２・・・Ｑ、は
同様に第２図Ｂの部分で処理がなされるのに要する時間
、すなわちα局の判定時間を示し、Ｑｌ・・・Ｑｌ、ま
で加え合わせた時間Ｓ１は１番目のデバイスの４に要す
る時間の和である。前で述べたように入力信号を送シ、
測定及びデータを取り込み処理を行う部分と、そのデー
タを所望の値と比較、判定する部分の２つに分散させる
ということは、ハード構成を示す第２図では、Ａ部とＢ
部に、また第１図では、第３図から（４）判定時間を分
離したということである。ここでこの発明による測定、
判定方法の最大のメリットは第１図のＰｌとＱ、の和は
シリアルＫ ｉｔ Ｔ ｘとなり、またＲ１と６１の和
もＵｌとなりテスト時間短縮化にはなってないようだが
、先述のように２つの部分に分けているのでａη。
理がなされるのに要する時間、すなわち（６）の入力設
定時間と、＠の入力信号発生時間と、＠の出力応答時間
とを加え合わせた時間を示し、Ｐｌ・・・・Ｐ、まで加
え合わせた時間Ｒ１は、１番目のデバイスの１．２．３
に要する時間の和である。またＱ１＋Ｑ２・・・Ｑ、は
同様に第２図Ｂの部分で処理がなされるのに要する時間
、すなわちα局の判定時間を示し、Ｑｌ・・・Ｑｌ、ま
で加え合わせた時間Ｓ１は１番目のデバイスの４に要す
る時間の和である。前で述べたように入力信号を送シ、
測定及びデータを取り込み処理を行う部分と、そのデー
タを所望の値と比較、判定する部分の２つに分散させる
ということは、ハード構成を示す第２図では、Ａ部とＢ
部に、また第１図では、第３図から（４）判定時間を分
離したということである。ここでこの発明による測定、
判定方法の最大のメリットは第１図のＰｌとＱ、の和は
シリアルＫ ｉｔ Ｔ ｘとなり、またＲ１と６１の和
もＵｌとなりテスト時間短縮化にはなってないようだが
、先述のように２つの部分に分けているのでａη。
０■、α１にかかる作業と０．４）にかかる作業とを同
時に（同時刻でなくパラレルに）行うことができ、従っ
てトータル的にＲ１とｓｌの和はＵｌより小さくなシ得
る。すなわち、テスト時間の大幅な短縮化が図れるとい
うものである。また第３図のＴ１でα→〜（至）が占め
る割合とｕ４が占める割合とが等しい時、テスト時間は
最短となる。更にこの方法ではデバイスごとに測定する
入力信号を次々に入力し、そのデータを一括してメモリ
ーに入れ、所望のデータと比較するためこの比較方法で
更に大幅なテスト時間短縮化が期待できる。
時に（同時刻でなくパラレルに）行うことができ、従っ
てトータル的にＲ１とｓｌの和はＵｌより小さくなシ得
る。すなわち、テスト時間の大幅な短縮化が図れるとい
うものである。また第３図のＴ１でα→〜（至）が占め
る割合とｕ４が占める割合とが等しい時、テスト時間は
最短となる。更にこの方法ではデバイスごとに測定する
入力信号を次々に入力し、そのデータを一括してメモリ
ーに入れ、所望のデータと比較するためこの比較方法で
更に大幅なテスト時間短縮化が期待できる。
〔発明の効果〕
この発明は以上のように入力信号を送り、測定及びデー
タを取り込み処理を行う処理部分と、そのデータを所望
の値と比較、判定する判定部分の２つに分散させたので
、この２つの部分が動作するのにかかる時間をパラレル
にすることができるので大幅なテスト時間短縮ができる
。
タを取り込み処理を行う処理部分と、そのデータを所望
の値と比較、判定する判定部分の２つに分散させたので
、この２つの部分が動作するのにかかる時間をパラレル
にすることができるので大幅なテスト時間短縮ができる
。
第１図はこの発明の一実施例における測定、判定までに
要する時間の模式図、第２図Ａ、Ｂはこの発明により分
散された２つのハード構成部を示すブロック図、第３図
１は従来の方法による−実施例における測定判定までに
要する時間の模式図、第４図は従来の方法によるハード
構成を示すブロック図である。 図において、（１）はＳａ（入力信号発生器）、（２＞
はＤＵＴ（周辺回路を含めた被測定デバイスＬ（３）は
Ａ／Ｄコンバータ、（５）はメモリー、［６）はＣＰＵ
１、（７）はＣＰＵ ２、（２）は入力設定時間、＠
は入力信号発生時間、（至）は出力応答時間、０４）は
判定時間を示す。 なお、図中、同一符号は同一、または相当部分を示す。
要する時間の模式図、第２図Ａ、Ｂはこの発明により分
散された２つのハード構成部を示すブロック図、第３図
１は従来の方法による−実施例における測定判定までに
要する時間の模式図、第４図は従来の方法によるハード
構成を示すブロック図である。 図において、（１）はＳａ（入力信号発生器）、（２＞
はＤＵＴ（周辺回路を含めた被測定デバイスＬ（３）は
Ａ／Ｄコンバータ、（５）はメモリー、［６）はＣＰＵ
１、（７）はＣＰＵ ２、（２）は入力設定時間、＠
は入力信号発生時間、（至）は出力応答時間、０４）は
判定時間を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）ＩＣの検査行程において、各デバイスに様々な入
力信号を送り、測定及びデータを取り込み、処理を行う
処理部分と、そのデータを所望の値と比較、判定する判
定部分の２つに分散させることを特徴とする半導体装置
の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130565A JPH01299478A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130565A JPH01299478A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置の測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01299478A true JPH01299478A (ja) | 1989-12-04 |
Family
ID=15037293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130565A Pending JPH01299478A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01299478A (ja) |
-
1988
- 1988-05-26 JP JP63130565A patent/JPH01299478A/ja active Pending
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