JPH082629Y2 - Ｌｓｉテスタ - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本発明はLSIテスタに関し、特にタイミング発生器の
オンザフライを同一サイクルのプログラム記述により実
現したLSIテスタに関する。

（従来の技術） LSIテスタはその性能等を測定しようとするLSIの入力
端子に信号を与え、出力端子からの信号をチェックして
測定対象のLSIの良否を試験する装置である。LSIテスタ
によるLSIの試験の方法を第４図に示す。図において、
１は測定対象のLSIである。以下これをDUT（Device Und
er Test）という。２はDUT1をテストするLSIテスタで、
パタンメモリ３と試験メモリ４及びそれぞれの信号を増
幅する増幅器群５で構成されている。パタンメモリ３
は、DUT1の入力端子の数だけ備えられ、試験メモリ４も
出力端子の数だけ備えられている。この場合、入力端子
と出力端子の数は等しいものである。次にこのLSIテス
タ２によるDUT1のテストの方法を説明する。パタンメモ
リ３には試験用のパタンが、例えば、“100101"のよう
な２進数で表されている。このパタンメモリ３の各構成
単位メモリ3a,3b,3cはそれぞれDUT1の入力端子に接続さ
れ、各単位メモリ3a,3b,3cに格納されているパタンがDU
T1に入力される。DUT1はそのパタン入力を処理してその
出力端子からパタン信号を出力し、試験メモリ４に格納
されているパタンと比較される。出力パタンが試験メモ
リ４に格納されているパタンと異なる場合DUT1は不良と
され、一致したDUT1は良品とされる。このテストの発生
パタンとテストプログラムとの関係を第５図に示す。図
において、（イ）はパンメモリ３の単位メモリ中に格納
されているデータの番地を示している。（ロ）は各メモ
リ中のデータに対する読み取りの指示で、NOPはそのま
ま読むことを意味しており、その他JUMP,LOOP等があ
る。（ハ）は各番地のパタンの長さを示すタイミングデ
ータを格納しているメモリの内容で、T1,T2,T3の長さは
それぞれp,q,rである。（ニ）はパタンメモリ３に格納
されているパタンデータで、各単位メモリをチャネル番
号で表している。このチャネル番号はDUT1の入力端子に
対応している。

第６図はLSI測定のためのLSIテスタのタイミングデー
タを出力する各部の接続図である。図において、11はプ
ログラマブルロード可能なダウンカウンタで、動作の基
準となるクロックが入力されるクロック入力端子11a
と、ロード制御端子11bと、カウントダウンして０にな
った時０検出パルスを出力する０検出出力端子11cと、
メモリ12に格納されているタイミングデータが読み出さ
れて入力されるデータ端子11dを有している。13はタイ
ミング発生器11の０検出出力端子11cからの信号入力毎
にメモリ12に格納されているタイミングデータのアドレ
スを逐次カウントするプログラムカウンタである。

この回路の動作を第７図のタイムチャートを参照して
説明する。タイミング発生器11のクロック入力端子11a
にクロックが入力されるとタイミング発生器11は予め設
定されたイニシャル値ｎからダウンカウントを開始す
る。タイミング発生器11が０を検出した時第７図の
（イ）に示すようにパルスを０検出端子11cから出力す
る。０検出パルスはプログラムカウンタ13の入力端子13
aに入力されて、プログラムカウンタ13は第７図（ロ）
に示すようにアドレス１を出力する。メモリ12にアドレ
ス１が入力されて（ハ）に示すようにアドレス１に格納
されたデータ１を出力しタイミング発生器11のデータ端
子11dにデータ１を入力する。このデータは第５図の
（ハ）のタイミングデータでT1（時間の長さｐ）であ
る。

（考案が解決しようとする課題） 一方、０検出パルスはタイミング発生器11のロード制
御端子11bに入力され（第７図（ニ））、タイミング発
生器11のデータ端子11dに入力されているデータをロー
ドさせるのであるが、メモリ出力のデータ１は第７図
（ハ）に示すようにまだデータ端子11dには到達してい
ないため、予め与えられたイニシャルデータｎがロード
される。次のクロック２がクロック入力端子11aに入力
されるとタイミング発生器11はイニシャルデータのｎか
らカウントダウンを始める。カウントが０になった時、
０検出出力端子11cから０検出パルスが出力され、ロー
ド制御端子11bに入力される。タイミング発生器11はこ
の入力に基づきロードパルス２を発生し、この時データ
端子11dに入力されているクロック１の時点で発生した
時間長ｐのデータ１がロードされる。又、０検出パルス
はプログラムカウンタ13の入力端子13aに入力され、プ
ログラムカウンタ13はアドレス２を発生してメモリ12に
入力し、メモリ12はデータ２（時間長ｑ）をタイミング
発生器11のデータ端子11dに出力する。クロック３が入
力されるとタイミング発生器11はｐからカウントダウン
を始め、０になった時０検出出力端子11cから０検出パ
ルスがロード制御端子11bに入力され、ロードパルス３
を発生し、その時にデータ端子11dに入力されているデ
ータ２をロードする。この０検出パルスは又、先述の場
合と同様に、プログラムカウンタ13を経て，メモリ12か
らデータ３を出力し、タイミング発生器11のデータ端子
11dに入力する。この状態を第８図に示す。第５図と対
比すると、アドレス１に格納されているタイミングはT1
（ｐ）、アドレス２にはT2（ｑ）が格納されていて、ク
ロック毎にこの順序で出力されるべきであるが、実行段
階では第７図に示すように、第１回のクロック１によっ
てはイニシャル値（ｎ）が出力されて、そのタイミング
でカウントダウンされる。ここで、１段階タイミングが
ずれてくる。インストラクションがNOPであれば問題は
余り無いが、インストラクションがJUMPとかLOOPである
場合、プログラムと実行との関連を作業者が十分に把握
することが困難で、判断に誤解を生じ易い。

本考案は、上記の点に鑑みてなされたもので、その目
的は、タイミング設定のプログラムを実行と同一サイク
ルに記述したカレントサイクルオンザフライを実現する
LSIテスタを実現することにある。

（課題を解決するための手段） 前記の課題を解決する本考案は、LSIをテストするテ
ストパタンのタイミング長を設定するために該タイミン
グ長の数値からダウンカウントを行うダウンカウンタで
あるタイミング発生器と、ダウンカウントの結果出力さ
れる前記タイミング発生器から出力される信号によりア
ドレスを順次出力するプログラムカウンタと、前記アド
レスによりタイミング長のデータを出力するメモリとを
有するLSIテスタにおいて、前記タイミング発生器は、
設定されたタイミング長の数値からダウンカウントを行
って数値が或る設定した値ｍに達した時にｍ検出信号を
前記プログラムカウンタの入力端子に出力するｍ検出出
力端子と、ダウンカウントが０に達した時に０検出信号
を出力する０検出出力端子と、ｍ検出信号によってメモ
リから出力されたデータが入力されるデータ端子と、前
記０検出出力端子から入力された０検出信号によって前
記データ端子に入力されたタイミングデータをロードす
るロード制御端子とを具備していることを特徴とするも
のである。

（作用） タイミング発生器がクロックによりダウンカウントを
始め、或る設定値ｍに達すると、ｍ検出出力端子からプ
ログラムカウンタの入力端子にｍ検出信号が入力され、
プログラムカウンタからアドレスがメモリに入力され、
タイミングデータがタイミング発生器のデータ端子に入
力される。ダウンカウントが０に達すると、０検出信号
がロード制御端子に入力され、先に入力されたタイミン
グデータをロードする。

（実施例） 以下、図面を参照して本考案の実施例を詳細に説明す
る。

第１図は本考案の一実施例のブロック図である。図に
おいて、第６図と同等の部分には同一の符号を付してあ
る。図中、11eはタイミング発生器11に設けられたｍ検
出出力端子で、タイミング発生器11がカウントダウンを
開始してカウントがｍに達した時にｍ検出パルスをプロ
グラムカウンタ13の入力端子13aに出力する。０検出出
力端子11cプログラムカウンタ13には接続されず、ロー
ド制御端子11bにのみ接続されている。

次に上記のように構成された実施例の動作を第２図の
タイムチャートを参照しながら説明する。タイミング発
生器11のクロック入力端子11aにクロックが入力される
とタイミング発生器11は予め設定された値ｎからカウン
トダウンを始める（第２図（イ））。カウントがｍに達
すると、タイミング発生器11のｍ検出出力端子11eから
ｍ検出パルスがプログラムカウンタ13の入力端子13aに
入力され、アドレス１を発生してメモリ12に入力する
（第２図（ロ））。メモリ12はアドレス１に対応するタ
イミングデータ１のT1（Ｐ）をタイミング発生器11のデ
ータ端子11dに入力する（第２図（ハ））。タイミング
発生器11のカウントダウンが更に進み、０になると、０
検出出力端子11cから０検出パルスがロード接続端子11b
に入力され（第２図（ニ））、タイミング発生器11はロ
ードパルスを発生し（第２図（ホ））、データ端子11d
に入力されているデータ１（ｐ）をロードする（第２図
（ヘ））。次にクロック入力端子11aにクロック２が入
力されると、タイミング発生器11はｐからカウントダウ
ンを開始し、カウントがｍに達すると、ｍ検出出力端子
11eからｍ検出パルスがプログラムカウンタ13の入力端
子13aに入力される。以後はクロック１の場合と同様に
進む。結局０検出によってロードされるタイミングデー
タは、各クロック番号に対応したプログラムカウンタ13
のアドレスに対応したメモリ12のデータになるので、パ
タンのアドレスとタイミングデータのずれはなくなる。
この実施例によるパタンメモリのアドレスとタイミング
データとの対比を第３図に示す。図に明らかなようにパ
タンアドレスとタイミングデータとは完全に一致してい
る。

以上説明したように本実施例によれば、タイミング指
定とパタン記述が同一サイクルとなるためプログラムの
記述性が向上する。

又、同一サイクルの記述によりCAD（Computer Aided
Design）とテストシステムのインタフェイスが簡単にな
る。これによりパタン変換効率の向上を計ることができ
る。

（考案の効果） 以上詳細に説明したように本考案によれば、タイミン
グ設定のプログラムを実行と同一サイクルに記述するこ
とができるようになり、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本考案の一実施例のブロック図、 第２図は実施例の動作のタイムチャート、 第３図は実施例のLSIテスタのパタンアドレスとタイミ
ングデータとの関係を示す図、 第４図はLSIテスタによるLSIの試験の方法の説明図、 第５図はLSIテスタの発生パタンとテストプログラムと
の関係を示す図、 第６図は従来のタイミングデータを出力するLSIテスタ
の接続図、 第７図は第６図のLSIテスタの動作のタイムチャート、 第８図は従来のパタンアドレスとタイミングデータとの
関係を示す図である。 １……DUT、２……LSIテスタ ３……パタンメモリ、４……試験メモリ 11……タイミング発生器 11a……クロック入力端子 11b……ロード制御端子 11c……０検出出力端子 11d……データ端子 11e……ｍ検出出力端子 12……メモリ 13……プログラムカウンタ 13a……入力端子

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】LSIをテストするテストパタンのタイミン
   グ長を設定するために該タイミング長の数値からダウン
   カウントを行うダウンカウンタであるタイミング発生器
   （11）と、ダウンカウントの結果出力される前記タイミ
   ング発生器（11）から出力される信号によりアドレスを
   順次出力するプログラムカウンタ（13）と、前記アドレ
   スによりタイミング長のデータを出力するメモリ（12）
   とを有するLSIテスタにおいて、 前記タイミング発生器（11）は、設定されたタイミング
   長の数値からダウンカウントを行って数値が或る設定し
   た値ｍに達した時にｍ検出信号を前記プログラムカウン
   タ（13）の入力端子（13a）に出力するｍ検出出力端子
   （11e）と、 ダウンカウントが０に達した時に０検出信号を出力する
   ０検出出力端子（11c）と、 ｍ検出信号によってメモリ（12）から出力されたデータ
   が入力されるデータ端子（11d）と、 前記０検出出力端子（11c）から入力された０検出信号
   によって前記データ端子（11d）に入力されたタイミン
   グデータをロードするロード制御端子（11b）とを具備
   していることを特徴とするLSIテスタ。