JPH01300361A

JPH01300361A - マイクロプロセッサシステム

Info

Publication number: JPH01300361A
Application number: JP63131235A
Authority: JP
Inventors: Mikio Ujiie; 氏家　幹夫
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1988-05-28
Filing date: 1988-05-28
Publication date: 1989-12-04
Also published as: EP0344677A3; US5121485A; DE68924369T2; DE68924369D1; EP0344677B1; EP0344677A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロプロセッサシステムに係り、特にマ
ルチシステムバスを介して他システム相互間でデータ転
送を行うマイクロプロセッサシステムに関する。

（従来の技術）周知のように、複数のマイクロプロセッサシステム相互
間でデータ転送を行うシステムを構築する場合、さらに
はこれに他システムの制御下に受動的にデータ転送を行
うスレーブシステムを付加したシステムを構築する場合
にはマルチシステムバス方式が採用される。このマルチ
システムバスとしては、例えば１６ビツト幅のＩＥＥＥ
１９６バスや３２ビット幅のＶ　Ｍ　Ｅ　（Ｖｅｒｓａ
　Ｍｏｄｕｌｅ　Ｅｕｒｏｐｅａｎ）バス等が知られて
いる。このようなマルチシステムバスを利用して構築し
たシステムをマルチシステムと称すれば、このマルチシ
ステムは例えば第２図に示すように構成される。

第２図は、３つのマイクロプロセッサシステム（３１０
，３２０，３３０）と１つのスレーブシステム３４０が
マルチシステムバス３００を介して相互接続される場合
を示す、スレーブシステム３４θは、例えば記憶回路３
４１　とバッファ回路３４２とで構成され、３つのマイ
クロプロセッサシステム（３１０，３２０，３３０＞が
共通にアクセスできるものである。一方、３つのマイク
ロプロセッサシステム（３１０，３２０，３３０）は、
マルチシステムバス３００の使用に当って主導権を握っ
て動作するマスターモードと従属的に動作するスレーブ
モードの２つの動作態様を有し、マスターモードのマイ
クロプロセッサシステムがスレーブモードのマイクロプ
ロセッサシステムやスレーブシステム３４０とデータ交
換を行うことになる。

３つのマイクロプロセッサシステム（３１０，３２０゜
３３０）は、中央処理装置（ＣＰ　Ｕ　：　３１１，３
２１ｊ３１）と、バッファ回路（３１２，３２２，３３
２）と、ローカルシステム（３１３，３２３，３３３）
と、バッファ回路（３１４ｊ２４゜３３４）と、バス交
換制御回路＜　３１５，３２５ｊ３５）とを基本的に備
える。ローカルシステム（３１３，３２３，３３３）は
、ＣＰＵ、記憶回路や入出力装置等で構成され、それぞ
れのシステムにおけるＣ　Ｐ　Ｕ　（３１１，３２１，
３３１）の制御を直接的に受けて所要の動作を行う。

丈な、このローカルシステム（３１３，３２３，３３３
＞は、ＣＰ　Ｕ　（３１１ｊ２１ｊ３１）がマルチシス
テムバス３００をアクセスする際にはその指令を受けて
バス交換制御回路（３１５，３２５，３３５）へ使用要
求信号を出力することを行う、バス交換制御回路（３１
５，３２５，３３５）にはマルチシステムバス３００中
のバス交換信号３０１が与えられており、これにより３
つのシステム間でマスターとスレーブが定められ、マル
チシステムバス３θ０上にアドレス情報、データ情報お
よび制御情報が乗せられる。第３図にタイムチャートの
一例を示す。

ところで、３つのマイクロプロセッサシステムのうち、
マイクロプロセッサシステム３１０は基本構成のみのも
のであるが、マイクロプロセッサシステム３２０は入出
力袋Ｗ３２６とスレーブバッファ回路３２７からなるス
レーブシステムを備える。

このスレーブシステムは前記スレーブシステム３４０と
同様にマルチシステムバス３００を介して制御されるも
ので、ＣＰ　Ｕ　３２１が直接的に制御できるものでは
ない、また、マイクロプロセッサシステム３３０は双方
向制御回路３３６と記憶回路３３７と、デコーダ回路３
３♂とスレーブバッファ回路３３９とを備える。これは
記憶回路３３７をＣＰ　Ｕ　３３１が直接制御できると
ともに、マルチシステムバス３００を介して他システム
のＣＰＵがアクセスできるようにしたものであり、同様
にスレーブシステムと称される。

本発明が対象とするマイクロプロセッサシステムは、マ
イクロプロセッサシステム３２０や同３３０のようにス
レーブシステムを具備するものであるが、スレーブシス
テムを具備する従来のマイクロプロセッサシステムは例
えば第４図に示すように構成されている。

第４図において、ＣＰＵ２０の出力バスや入出力バスに
は制御信号バッファ回路２１、アドレス情報バッファ回
路２２およびデータ情報バッファ回路２３がそれぞれ接
続される。また、マルチシステムバス３４にはバス交換
信号バスにバス交換制御回路２７が、制御信号バスに制
御信号バッファ回路２８およびスレーブ制御信号バッフ
ァ回路３２が、アドレスバスにアドレス情報バッファ回
路２９およびスレーブアドレス情報バッファ回路３５が
、データバスにデータ情報バッファ回路３０ａ、同３０
ｂ、スワップバッファ回路３１およびスレーブデータ情
報バッファ回路３３がそれぞれ接続される。そして、制
御信号バッファ回路２１と同２８間は制御信号バスで接
続され、アドレス情報バッファ回路２２と同２９間はア
ドレスバスで接続され、データ情報バッファ回路２３と
データ情報バッファ回路３０ａ、同３０ｂおよびスワッ
プバッファ回路３１間はデータバスで接続され、これら
のバスは総じてローカルシステムバス２４としてローカ
ルシステム４３に接続される。

また、スレーブ制御信号バッファ回路３２、スレーブア
ドレス情報バッファ回路３５およびスレーブデータ情報
バッファ回路３３はそれぞれスレーブシステムバス２６
を介してスレーブシステム４４に接続される。

ローカルシステム４３は、制御信号バスで送られて来た
制御信号を解読してマルチシステムバス使用要求信号４
０を発生し、それをバス交換制御回路２７とバッファ制
御回路２５へ与える。バス交換制御回路２７はマルチシ
ステムバス３４の使用についてマスターモードで使用す
るかスレーブモードで使用するかを判定し、それに基づ
きマルチシステムバス使用許可信号４１を作成し、それ
をバッファ制御回路２５へ与える。バッファ制御回路２
５は入力したマルチシステムバス使用許可信号４１の内
容に応じて制御信号バッファ回路２８、アドレス情報バ
ッファ回路２９、データ情報バッファ回路３０ａ、同３
０ｂおよびスワップバッファ回路３１の入出力制御等を
行い、マルチシステムバス３４を介したデータ転送を可
能にする。

なお、マルチシステムバス３４が例えば１６ビツト幅の
ＩＥＥＥ７９６バスであっても各マイクロプロセッサシ
ステムのＣＰＵが扱′うビット幅は全て等しく１６ビツ
ト幅ということは少なく、８ビット幅等各種ビット幅の
システムが混在するのが通例である。そこで、この種の
マイクロプロセッサシステムでは、そのシステムのＣＰ
Ｕが扱うビット幅とマルチシステムバス３４上の転送ビ
ット幅を変換するためにスワップバッファ回路３１を常
備するが、これは第４図に詳示するようにマルチシステ
ムバス３４に直接的に接続されるよう（こ配置するのが
通例である。

（発明が解決しようとする課題）ところで、従来のマイクロプロセッサシステムは、第４
図に示す構成から明らかなように、当該マイクロプロセ
ッサシステムがマルチシステムバスにインターフェイス
するバッファ回路（マルチシステムバスバッファ回路）
とスレーブシステムがマルチシステムバスにインターフ
ェイスするバッファ回路（スレーブバッファ回路）とが
並列に配置される構成であるので、次のような問題があ
る。

まず、マルチシステムバスのデータバスについて言えば
、データ情報バッファ回路３０ａ、同３０ｂ、スワップ
バッファ回路３１およびスレーブデータ情報バッファ回
路３３の４つが並列接続される。すると、当該マルチシ
ステムバスには複数のマイクロプロセッサシステム等が
接続されるので、マイクロプロセッサシステム数をｎ、
並列接続されるバッファ回路数をｍとすると、マスター
モードで動作するマイクロプロセッサシステムのマルチ
システムバッファ回路にｎＸｍの負荷が接続されること
になる。これは波形劣化やＤＣファンアウト数の制限を
招来し、装置設計が非常に面倒になる。

また、マルチシステムバッファ回路とスレーブバッファ
回路は同一のプリント基板上に搭載され、これらはパタ
ーンで相互接続されるが、回路数が多いのでパターン長
が非常に長くなるだけでなくパターン設計が非常に面倒
になる。

そして、パターン長が長くなる結果、マイクロプロセッ
サシステム内部から発生するノイズがパターン上に誘起
され、それがマルチシステムバス上に現れ、システム全
体の動作に悪影響を与える原因となる。逆に、当該マイ
クロプロセッサシステムはマルチシステムバス上に発生
するノイズの影響を受は易くなる。

本発明は、このような問題点に鑑みなされたもので、そ
の目的は、マルチシステムバスの負荷を軽減し、外部お
よび内部から発生するノイズによるシステムの誤動作を
防ぎ信頼性を向上させることができるマイクロプロセッ
サシステムを提供することにある。

（課題を解決するための手段）前記目的を達成するために、本発明のマイクロプロセッ
サシステムは次の如き構成を有する。

即ち、本発明のマイクロプロセッサシステムは、マルチ
システムバスに他システムと共に並列接続されるマイク
ロプロセッサシステムであって；このマイクロプロセッ
サシステムは、当該システムのＣＰＵ　（中央処理装置
）からの直接的な制御とマルチシステムバスを介した他
システムからの制御との双方または一方を受けて従属動
作をするスレーブシステムと；　マルチシステムバスの
制御信号バス、アドレスバスおよびデータバスにそれぞ
れ接続される双方向性のインターフェース制御信号バッ
ファ回路、インターフェースアドレス情報バッファ回路
およびインターフェースデータ情報バッファ回路と、　
　ｃｐｕの制御信号出力バスに接続されるＣＰＵ制御信
号バッファ回路、ＣＰＵのアドレス情報入出力バスに接
続されるＣＰＵアドレス情報バッファ回路およびＣＰＵ
のデータ情報入出力バスに接続されるＣＰＵデータ情報
バッファ回路と：　　ＣＰＵ制御信号バッファ回路とイ
ンターフェース制御信号バッファ回路間に配設されるバ
スの途中に設けられ両者間の接続分離を行う単方向性の
段間制御信号バッファ回路、ＣＰＵアドレス情報バッフ
ァ回路とインターフェースアドレス情報バッファ回路間
に配設されるバスの途中に設けられ両者間の接続分離を
行う単方向性の段間アドレス情報バッファ回路、および
ＣＰＵのデータ情報入出力バスとＣＰＵデータ情報バッ
ファ回路とのいずれか一方とインターフェースデータ情
報バッファ回路間に配設されるバスの途中に設けられ両
者間の接続分離を行う双方向性の段間バッファ回路と；
　を備え、前記段間バッファ回路は、データ情報バッフ
ァ回路とこれに並列接続されビット幅変換を行うスワッ
プバッファ回路とからなり；　前記スレーブシステムは
、設問制御信号バッファ回路とインターフェース制御信
号バッファ回路間を接続するバス、段間アドレス情報バ
ッファ回路とインターフェースアドレス情報バッファ回
路間を接続するバスおよび段間バッファ回路とインター
フェースデータ情報バッファ回路間を接続するバスのそ
れぞれに接続される：ことを特徴とするものである。

（作　用）次に、前記の如く構成される本発明のマイクロプロセッ
サシステムの作用を説明する。

例えば、当該システムのスレーブシステムがマルチシス
テムバスに接続される他システムからデータ転送を受け
る場合には、段間の３種のバッファ回路に分離動作をさ
せる。その結果、当該システムは段間においてＣＰＵ側
とマルチシステムバス側とに分離され、スレーブシステ
ムは３種のインターフェースバッファ回路を介してマル
チシステムバスに接続され、他システムからデータ転送
を受けることができる。また、当該システムのＣＰＵが
マルチシステムバスに接続される他システムへデータ転
送を行う場合には、段間の３種のバッファ回路に接続動
作をさせるのである。

ここに、マルチシステムバスに接続されるインターフェ
ースバッファ回路は、各構成バスごとに１種であるから
、インターフェースバッファ回路の負荷を大幅に軽減す
ることができ、装置設計の容易化が図れる。また、イン
ターフェースバッファ回路の回路数が減り、かつインタ
ーフェースバッファ回路と段間のバッファ回路とＣＰＵ
側のバッファ回路が直列に階層配置されるので、パター
ン長を雉くでき、パターン設計の容易化が図れる。

そして、パターン長が短くなる結果、システムノイズに
強い信頼性の高いマイクロプロセッサシステムを構築で
きる効果がある。

（実　施　例）以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係るマイクロプロセッサシ
ステムを示す、第１図において、ＣＰＵ１の制御信号出
力バスには制御信号バッファ回路２が、またＣＰＵＩの
アドレス情報とデータ情報の入出力バスにはアドレス情
゛報バッファ回路３およびデータ情報バッファ回路４が
それぞれ接続され、さらに入出力バスには段間バッファ
回路であるデータ情報バッファ回路８ａ、同８ｂおよび
スワップバッファ回路９が並列接続されている。

制御信号バッファ回路２とアドレス情報バッファ回路３
は単方向性のものであって、それらの出力バスはローカ
ルシステム１７と段間のバッファ回路である制御信号バ
ッファ回路６とアドレス情報バッファ回路７とにそれぞ
れ接続されている。

また、データ情報バッファ回路４は双方向性のものであ
って、ローカルシステム１７とはデータバスで接続され
ている。なお、制御信号バッファ回路６とアドレス情報
バッファ回路７は単方向性のものでありデータ情報バッ
ファ回路８ａ、同８ｂおよびスワップバッファ回路９は
双方向性のものである。また、ローカルシステム１７が
接続されるバスはローカルシステムバス５と称される。

一方、マルチシステムバス１６には、バス交換信号バス
にバス交換制御回路１２が、制御信号バスに制御信号バ
ッファ回路１３が、アドレスバスにアドレス情報バッフ
ァ回路１４が、データバスにデータ情報制御回路１５が
インターフェースバッファ回路としてそれぞれ接続され
ている。これらのインターフェースバッファ回路は双方
向性のものである。

そして、スレーブシステム１８は、制御信号バッファ回
路６と制御信号バッファ回路１３間を接続するバス、ア
ドレス情報バッファ回路７とアドレス情報バッファ回路
１４間を接続するバスおよびデータ情報バッファ回路８
ａ、同８ｂ、スワップバッファ回路９とデータ情報バッ
ファ回路１５間を接続するバス（これら０バスはスレー
ブシステムバス１０と称される）のそれぞれに接続され
る。

その他は、第４図に示したものと同様であって、ローカ
ルシステムからバス交換制御回路１２とバッファ制御回
路１１ヘマルチシステムバス使用要求信号４０が出力さ
れ、バス交換制御回路１２からバッファ制御回路１１ヘ
マルチシステムバス使用許可信号４１が出力され、さら
にバッファ制御回路１１から対応するバッファ回路（４
，６，７゜８ａ、８ｂ、９．１３，１４．１５）ヘバッ
ファ制御信号４２が出力される。

次に、動作を説明する。まず、スレーブモードの場合に
は、バス交換制御回路１２の指令を受けたバッファ制御
回路１１は、段間のバッファ回路（６，７，８ａ、９．
８ｂ）を動作禁止状態に設定する一方、インターフェー
スバッファ回路（１３，１４，１５）の方向制御をする
。その結果、当該システムは段間のバッファ回路を境に
してＣＰＵＩ側とマルチシステムバス１６側とに分離さ
れ、スレーブシステム１８はインターフェースバッファ
回路（１３，１４，１５）を介してマルチシステムバス
１６に接続される。つまり、スレーブシステム１８はマ
ルチシステムバス１６に接続される他システムからのデ
ータ転送を受ける。

また、マスターモードの場合には、ローカルシステム１
７はＣＰＵＩの指令に基づきマルチシステムバス使用要
求信号４０を発生し、それをバッファ制御回路１１とバ
ス交換制御回路１２へ出力する。

すると、バス交換制御回路１２は他のマイクロプロセッ
サシステムからマルチシステムバス１６の使用要求があ
るか否か判断し、その要求が複数のシステムからあった
ときは予め決められた優先順位に従ってバスの使用権を
調停する優先順位判定回路の判定に従って動作する。そ
して、もしバスの使用権が獲得できればバッファ制御回
路１１に対してマルチシステムバス使用許可信号４１を
出力し、段間のバッファ回路（６，７，８ａ、９゜８ｂ
）を導通状態にさせ、さらに双方向性であるインターフ
ェースバッファ回路（１３，１４，１５）の転送方向を
マルチシステムバス１６側に向くように制御する。段間
バッファ回路（８ａ、９゜８ｂ）は双方向性であるから
、ＣＰＵ１はマルチシステムバス１６を介して他システ
ムとデータ授受が行える。

さらに、回路構成から容易に理解できるように、スレー
ブシステム１８は段間のバッファ回路（６゜７．８ａ、
９，８ｂ）を介してＣＰＵＩの直接的制御を受けること
ができる。つまり、バッファ制御回路１１をどのように
構成するかによって、スレーブシステム１８は第２図に
示したマイクロプロセッサシステム３２０におけるもの
と同３３０におけるものとになるのである。

ここで、注意すべきことは、バッファ回路を直列接続の
３段構成とし、スワップバッファ回路およびこれに付随
するデータ情報バッファ回路を段間に設けてマルチシス
テムバス１６側のインターフェースの簡素化を図ったこ
とである。これにより、インターフェースバッファ回路
の負荷が大幅に減少するだけでなく、パターン長の制約
条件が大幅に練和される結果、装置設計やパターン設計
の容易化が図れ、またパターン長を短くできるのでノイ
ズ耐性を向上させ得る。

また、本実施例では、段間バッファ回路（８ａ。

９．８ｂ）がＣＰＵ　１の入出力バスに直接接続されて
いる点も注意する必要がある。即ち、原理的には、ロー
カルシステム１７とデータ情報バッファ回路４を接続す
るデータバスに段間バッファ回路（８ａ、９．８ｂ）を
接続しても良いのである。

しかし、そうすると、信号遅延の問題が生じ、またロー
カルシステム１７が並列するので制御が複雑化するとい
う問題が生ずる。要するに、本実施例は信号遅延を防止
して高速処理を可能とし、かつＭ御性の向上を図った構
成なのである。

（発明の効果）以上詳述したように、本発明のマイクロプロセッサシス
テムによれば、マルチシステムバスに接続されるインタ
ーフェースバッファ回路は、各構成バスごとにＩＭであ
るから、インターフェースバッファ回路の負荷を大幅に
軽減することができ、装置設計の容易化が図れる。また
、インターフェースバッファ回路の回路数が減り、かつ
インターフェースバッファ回路と段間のバッファ回路と
ＣＰＵ側のバッファ回路が直列に階層配置されるので、
パターン長を短くでき、パターン設計の容易化が図れる
。そして、パターン長が短くなる結果、システムノイズ
に強い信頼性の高いマイクロプロセッサシステムを構築
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマイクロプロセッサシ
ステムの構成ブロック図、第２図は複数のマイクロプロ
セッサやスレーブシステムからなるマルチシステムの構
成ブロック図、第３図はマルチシステムのタイムチャー
ト例、第４図は従来のマイクロプロセッサシステムの構
成ブロック図である。１・・・・・・ＣＰＵ、　２．６．１３・・・・・・制
御信号バッファ回路、　３．７．１４・・・・・・アド
レス情報バッファ回路、　４．８ａ、８ｂ、１５・・・
・・・データ情報バッファ回路、　９・・・・・・スワ
ップバッファ回路、　１１・・・・・・バッファ制御回
路、　１２・・・・・・バス交換制御回路、　１６・・
・・・・マルチシステムバス、１７・・・・・・ローカ
ルシステム、　　１８・・・・・・スレーブシステム。代理人　弁理士　　八　幡　　義　博

Claims

【特許請求の範囲】

マルチシステムバスに他システムと共に並列接続される
マイクロプロセッサシステムであつて；このマイクロプ
ロセッサシステムは、当該システムのＣＰＵ（中央処理
装置）からの直接的な制御とマルチシステムバスを介し
た他システムからの制御との双方または一方を受けて従
属動作をするスレーブシステムと；マルチシステムバス
の制御信号バス、アドレスバスおよびデータバスにそれ
ぞれ接続される双方向性のインターフェース制御信号バ
ッファ回路、インターフェースアドレス情報バッファ回
路およびインターフェースデータ情報バッファ回路と；
ＣＰＵの制御信号出力バスに接続されるＣＰＵ制御信号
バッファ回路、ＣＰＵのアドレス情報入出力バスに接続
されるＣＰＵアドレス情報バッファ回路およびＣＰＵの
データ情報入出力バスに接続されるＣＰＵデータ情報バ
ッファ回路と；ＣＰＵ制御信号バッファ回路とインター
フェース制御信号バッファ回路間に配設されるバスの途
中に設けられ両者間の接続分離を行う単方向性の段間制
御信号バッファ回路、ＣＰＵアドレス情報バッファ回路
とインターフェースアドレス情報バッファ回路間に配設
されるバスの途中に設けられ両者間の接続分離を行う単
方向性の段間アドレス情報バッファ回路、およびＣＰＵ
のデータ情報入出力バスとＣＰＵデータ情報バッファ回
路とのいずれか一方とインターフェースデータ情報バッ
ファ回路間に配設されるバスの途中に設けられ両者間の
接続分離を行う双方向性の段間バッファ回路と；を備え
、前記段間バッファ回路は、データ情報バッファ回路と
これに並列接続されビット幅変換を行うスワップバッフ
ァ回路とからなり；前記スレーブシステムは、段間制御
信号バッファ回路とインターフェース制御信号バッファ
回路間を接続するバス、段間アドレス情報バッファ回路
とインターフェースアドレス情報バッファ回路間を接続
するバスおよび段間バッファ回路とインターフェースデ
ータ情報バッファ回路間を接続するバスのそれぞれに接
続される；ことを特徴とするマイクロプロセッサシステ
ム。