JPH0561812A - 情報処理システム - Google Patents

Abstract

(57)【要約】 【目的】 信号線数の増大やシステムの性能低下を回避
できる割込み方式を実現する。 【構成】 割込み信号を、相互に他プロセッサとの間で
入出力する複数のプロセッサ部１〜Ｎと、前記割込み信
号を伝達するための割込み信号専用バス３０と、このバ
ス３０の調停を行うバス調停部400 とを設ける。 【効果】 バス接続構成のため、信号線数が増大しな
い。データバスを用いていないため、割込み発生頻度が
高くなってもシステムの性能が低下しない。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は情報処理システムに関し、特に多
数のプロセッサ部を有し、そのプロセッサ部の間で割込
みを行うシステムに関する。

【０００２】

【従来技術】従来、この種の情報処理システムにおける
割込み方式には、大きく分けて２種類の方式がある。第
１の方式はスター状に各プロセッサの割込み信号を接続
する方式である。その一例としてプロセッサが３台あ
り、相互に割込み線を接続した場合の構成が図５に示さ
れている。この方式では各プロセッサは他の全てのプロ
セッサからの割込み信号を入力し、また他の全てのプロ
セッサへ割込み信号を出力する。割込み信号を受領した
各プロセッサ100 〜300は、その信号を、内部の図示せ
ぬフリップフロップ（以下、ＦＦと略す）内にパルス信
号で一旦保持し、割込みが発生した時点でそのＦＦのリ
セットを行う。

【０００３】第２の方式は、各プロセッサが接続されて
いるデータバスと、そのデータバスに接続される割込み
保持ＦＦを複数設け、各ＦＦの出力をいずれかのプロセ
ッサの割込み端子の内の１つに接続する方式である。そ
の一例としてプロセッサが３台あり、相互に割込み線を
接続した場合の構成が図６に示されている。各ＦＦの選
択はデータバスに付属するアドレスバス（図示せず）に
よって行い、割込み先のＦＦに“１”を書込むことによ
って割込みを発生させる。割込みを受付けたプロセッサ
はデータバスを介して該当するＦＦに“０”を書込む。
図において、プロセッサ100 〜300 のうち１つのプロセ
ッサに２つのＦＦが設けられているのは、他の２つのプ
ロセッサの割込みを分けるためである。なお、データバ
スを使用する場合には、各プロセッサはバス使用要求を
バス調停部400 に送出し、使用許可を受領する必要があ
る。

【０００４】上述した従来の割込み方式には、以下のよ
うな欠点がある。

【０００５】まず、第１の割込み方式では、プロセッサ
の数が増加すると割込み信号線の数が大幅に増加すると
いう欠点があり、プリント基板上でのパターン配線が困
難になるという欠点があった。例えばプロセッサ数がＮ
個であれば、割込み信号線数はＮ×（Ｎ−１）本とな
る。また、プロセッサに割込みを送出するためのピンが
必要であり、プロセッサがＬＳＩである場合には全ピン
数に限界があるためピンが足りなくなるという欠点もあ
った。

【０００６】次に、第２の割込み方式ではデータバスを
使用して割込みを発生させるため、プロセッサの数が多
くなりまた割込み発生頻度も高くなるとデータバスの空
き時間が減り、他のプロセッサのデータバス上の入出力
制御部やメモリ部へのアクセスを待たせ、プロセッサの
性能更にはプロセッシングユニット全体の性能を低下さ
せるという欠点があった。

【０００７】

【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は配線上の問題や
データバスの使用時間増大による性能低下の問題が生じ
ない割込み方式を採用した情報処理システムを提供する
ことである。

【０００８】

【発明の構成】本発明による情報処理システムは、割込
み信号を、相互に他プロセッサとの間で入出力する複数
のプロセッサ部と、前記割込み信号を伝達するための割
込み信号専用バスと、このバスの調停を行うバス調停部
とを有することを特徴とする。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１０】図１は本発明による情報処理システムの第
１の実施例の構成を示すブロック図である。このシステ
ムにおいては、割込み信号の伝達専用のバス３０が設け
られており、更にその調停を行うためのバス調停部400
が設けられている点に特徴がある。すなわち、データバ
スを用いて割込み信号を伝達するのではなく、割込み信
号専用のバス３０を用いて伝達するのである。

【００１１】図において、本例のシステムはプロセッサ
部１，２，…，Ｎと、バス調停部400 とを含んで構成さ
れている。各プロセッサ部の内部構成は、全て同じであ
るものとする。割込みバス３０には各プロセッサ部１〜
Ｎ内のマイクロプロセッサと接続されている。割込みバ
ス調停部400 は各プロセッサ部内のマイクロプロセッサ
とバス使用要求信号線１２-1，１２-2，…，１２-n及び
バス使用許可信号線１３-1，…，１３-nで接続されてい
る。各プロセッサ部は夫々マイクロプロセッサの他、割
込み受付けＦＦ１１，１２，１Ｍ（Ｍ＝Ｎ−１）をも含
んで構成されている。各割込み受付けＦＦは割込みバス
経由で書込みでき、出力信号線はマイクロプロセッサの
各割込みピンに接続されている。

【００１２】次に、かかる構成とされた本例のシステム
の動作を詳細に説明する。ここでは、プロセッサ部２か
らプロセッサ部１に対して割込みを行う場合を説明す
る。

【００１３】まず、プロセッサ部２内のマイクロプロセ
ッサは割込みバス調停部400 にバス使用要求信号線１２
-2を介して割込みバス３０の使用を要求する。割込みバ
ス調停部400 は各マイクロプロセッサから送出されてい
るバス使用要求を調停する。プロセッサ部２内のマイク
ロプロセッサ100 は割込みバス調停部400 からバス使用
許可信号線１３-2を介して使用許可を受領すると、割込
みバス３を介してプロセッサ部１内の割込み受付けＦＦ
１１に“１”を書込む。なお、全ての割込みＦＦには個
別のアドレスが割付けられているものとする。ここで、
プロセッサ部１内の割込み受付けＦＦ１１〜１Ｍは、夫
々プロセッサ部２〜Ｎが割込みをおこすために使用す
る。同様に、プロセッサ部２内の図示せぬ割込み受付け
ＦＦも夫々自プロセッサ部以外のプロセッサ部が割込む
ために使用する。もちろん、割込み受付けＦＦをあと１
つ設ければ自マイクロプロセッサに割込みをおこすこと
も可能である。

【００１４】さて、割込み受付けＦＦ１１の出力はマイ
クロプロセッサ100の割込みピンに接続されており、マ
イクロプロセッサ１１が割込み受付け可能状態であれば
割込みを受付ける。割込まれたマイクロプロセッサ100
のマイクロプログラムは割込みバス３０を介して割込み
受付けＦＦ１１に“０”を書込む。もちろんバス要求信
号線１２-1及びバス使用許可信号線１３-1は既に説明し
たように動作させる必要がある。

【００１５】なお、以上の例ではマイクロプロセッサ10
0 の外部に割込み受付けＦＦ１１〜１Ｍを設けている
が、マイクロプロセッサ100 の内部に設けても全く問題
はない。もちろん他のプロセッサ部内のマイクロプロセ
ッサについても同様である。また、以上は各マイクロプ
ロセッサが専用の割込みバス接続ピンを持つものとして
説明した。

【００１６】次に、各マイクロプロセッサがデータバス
接続ピンしか持っていない場合の構成例について説明す
る。

【００１７】図２は本発明による情報処理システムの第
２の実施例の構成を示すブロック図である。本例のシス
テムはプロセッサ部１〜Ｎを含んで構成されているが、
以下はプロセッサ部１に着目して詳細に説明する。プロ
セッサ部１内のマイクロプロセッサ100 は、双方向バッ
ファ101 を介してデータバス４０に接続されている。同
様に、マイクロプロセッサ100 は双方向バッファ102 を
介して割込みバス３０に接続されている。割込み受付け
ＦＦ１１〜１Ｍについては上述の第１の実施例と同様に
直接割込みバス３０に接続されている。割込みバス使用
要求信号線１２-1及び割込みバス使用許可信号線１３-1
は割込みバス調停部400 に接続されている。

【００１８】アドレスデコーダ103 はマイクロプロセッ
サ100 が外部のレジスタ又はメモリ等（図示せず）をア
クセスする時、出力されるアドレスを監視しデータバス
宛てか割込みバス宛てかを判断してデコード結果を信号
線に出力し、アンド回路105及び106 を択一的に有効に
してマイクロからのバス使用要求を出力するものであ
る。

【００１９】切替器104 にはアドレスデコーダ103 のデ
コード結果の信号線と、データバス調停部（図示せず）
から返却されるデータバス使用許可信号線と、割込みバ
ス調停部２から返却される割込みバス使用許可信号線１
３-1とが接続される。

【００２０】２つの双方向バッファ101 及び102 は、夫
々データバス使用許可信号、割込みバス使用許可信号を
受領した時のみマイクロプロセッサ100 が指示する方向
にイネーブル状態となる。それ以外の場合、双方向共に
ハイ・インピーダンスとなる。

【００２１】次に、かかる構成とされた本例のシステム
の動作を詳細に説明する。

【００２２】マイクロプロセッサ100 が他のプロセッサ
部２内の割込み受付けＦＦに“１”を書込む場合、アド
レスデコーダ103 は、マイクロプロセッサ100 から出力
されたアドレスが割込みバス３宛てであることを判断
し、マイクロプロセッサ100 から出力されるバス使用要
求信号を、積算回路を介して割込みバス使用要求信号線
１２-1に伝達させる。割込みバス調停部400 が割込みバ
ス使用許可信号線を“１”にすると、切替器104 はアド
レスデコーダ103 の出力信号によりマイクロプロセッサ
100 にバス使用許可信号を伝達する。

【００２３】この後、マイクロプロセッサ100 は、プロ
セッサ部１内の割込み受付けＦＦ１２に“１”を書込
む。また、プロセッサ部１が、自プロセッサ部内の割込
み受付けＦＦに“０”を書込む場合も上記と同様の動作
となる。

【００２４】次に、プロセッサ部１が割込み受付けＦＦ
の代りに、１ビットの制御ビットを持つ割込み受付けレ
ジスタを、各プロセッサ部内に備える場合の構成例につ
いて説明する。図３は本発明による情報処理システムの
第３の実施例の構成を示すブロック図である。図におい
て、本システムは同一構成とされたプロセッサ部１〜Ｎ
を含んで構成されているが、以下はプロセッサ部１に着
目して説明する。プロセッサ部１内の割込み受付けレジ
スタ１４は、割込みバス３に接続され、レジスタ内の制
御ビットを除く他のビットは自プロセッサ部内のマイク
ロプロセッサ100 に接続されている。

【００２５】ここで、割込み受付けレジスタ１４は、図
４に示されているように、１個の制御ビットの他、Ｎ−
１個の割込み保持ビット４１〜４（Ｎ−１）を含んで構
成されている。また、図中の左側が割込みバス３０に接
続され、図中の右側がマイクロプロセッサ100 に接続さ
れる。図から明らかなように制御ビットを保持するため
のビットは設けなくても良い。

【００２６】次に、図３及び図４の様に構成された本例
のシステムの動作について、上述の第１の実施例（図
１）と異なる部分を中心として詳細に説明する。なお、
ここではプロセッサ部２がプロセッサ部１に対して割込
みをおこす場合の動作について説明する。

【００２７】プロセッサ部２は、割込みバス３０の使用
許可を割込みバス調停部400 より受領するとプロセッサ
部１内の割込み受付けレジスタ１４宛てのアドレスを出
力すると共に、データとして“１１００…０”を出力す
る。そのデータは図４に示されている割込み受付けレジ
スタ１４に図中上から順に保持される。この場合、制御
ビットが“１”であるため、割込み受付けレジスタ１４
の割込み保持ビット４１のみに“１”が書込まれ、他の
ビットは変化しない。

【００２８】すなわち、図４中のレジスタ１４の制御ビ
ットへの信号線が“１”、割込み保持ビット４１への信
号線が“１”であるため、アンド回路６１の出力及びオ
ア回路５１の出力が“１”となり、割込み保持ビット４
１に“１”が書込まれる。このとき、インバータ７１以
外のインバータの出力は“１”であるが、アンド回路６
１以外のアンド回路の出力は“０”であるため、割込み
保持ビット４１以外の割込み保持ビットは“０”とな
る。

【００２９】逆にマイクロプロセッサ100 がその割込み
を受付けた時にはデータとして、“０１０…０”を出力
する。この場合、レジスタ１４のうち割込み保持ビット
４１のみに“０”が書込まれ、他のビットは変化しな
い。

【００３０】すなわち、図４中のレジスタ１４の制御ビ
ットへの信号線が“０”、割込み保持ビット４１への信
号線が“１”であるため、アンド回路６１及び６２の出
力は共に“０”となる。よって、オア回路５１の出力が
“０”となり、割込み保持ビット４１に“０”が書込ま
れる。このとき、インバータ７１以外のインバータの出
力は“１”であるが、全てのアンド回路の出力は“０”
であるため、割込み保持ビット４１以外の割込み保持ビ
ットは“０”のままである。

【００３１】上記の処理が必要な理由は、各マイクロプ
ロセッサが割込み受付けレジスタを更新するために割込
みバス３０を２回使用し、その１回目（読出し）と２回
目（書込み）との間に他のマイクロプロセッサが同じ割
込み受付けレジスタの更新をすることを避けるためであ
る。

【００３２】したがって、割込みバス３０を２回使用す
る間、他のマイクロプロセッサが割込みバス３０を使え
ないようにバスをホールドしても効果は同じである。そ
の場合、割込み調停部400 はバスホールド信号を受付け
てバス使用許可信号を送出した後は、そのバスホールド
信号が出力されなくなるまで次のバス調停を行わないよ
うに制御すれば良い。

【００３３】以上のように第１〜第３の実施例において
は、割込み信号専用のバスを設け、これを介して割込み
先のプロセッサ部にある割込み受付けＦＦ又は割込み受
付けレジスタに“１”を書込むことにより割込みをおこ
す方式としたので、先述の従来方式に比べて割込み信号
線数の大幅な削減が可能となり、またデータバスを占有
しないためプロセッシングユニットの性能も低下しな
い。

【００３４】

【発明の効果】以上説明したように本発明は、割込み信
号を伝達するための専用バスを設けることにより、信号
線が増大せず、また割込み頻度が高くなってもシステム
の性能は低下しないという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例による情報処理システム
の構成を示すブロック図である。

【図２】本発明の第２の実施例による情報処理システム
の構成を示すブロック図である。

【図３】本発明の第３の実施例による情報処理システム
の構成を示すブロック図である。

【図４】図３中の割込み受付けレジスタの構成を示すブ
ロック図である。

【図５】従来の情報処理システムの構成を示すブロック
図である。

【図６】従来の情報処理システムの構成を示すブロック
図である。

【符号の説明】

１〜Ｎ プロセッサ部 ３０ 割込み信号専用バス 100 マイクロプロセッサ 400 バス調停部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 割込み信号を、相互に他プロセッサとの
   間で入出力する複数のプロセッサ部と、前記割込み信号
   を伝達するための割込み信号専用バスと、このバスの調
   停を行うバス調停部とを有することを特徴とする情報処
   理システム。