JPH01300623A - 自己特徴付けアナログ・デジタル変換装置 - Google Patents
自己特徴付けアナログ・デジタル変換装置Info
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- JPH01300623A JPH01300623A JP1076900A JP7690089A JPH01300623A JP H01300623 A JPH01300623 A JP H01300623A JP 1076900 A JP1076900 A JP 1076900A JP 7690089 A JP7690089 A JP 7690089A JP H01300623 A JPH01300623 A JP H01300623A
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- Japan
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- bin
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- signal
- digital
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
- H03M1/109—Measuring or testing for DC performance, i.e. static testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野］
本発明は一般にアナログ・デジタル（Ａ／Ｄ）変換装置
に関し、特に外部装置にコード密度ヒストグラム・デー
タを供給するように試験回路を組み込んだ単チップ型Ａ
／Ｄ変換装置に関する。
に関し、特に外部装置にコード密度ヒストグラム・デー
タを供給するように試験回路を組み込んだ単チップ型Ａ
／Ｄ変換装置に関する。
［従来の技術］
Ａ／Ｄ変換器は、所謂フラッシュ型Ａ／Ｄ変換器を含め
て、一般に先ず試験台に載置して試験が行われる。この
試験台では試験時に電気的雑音がＡ／Ｄ変換器の分解能
に比して無視することができるようにされている。また
試験時のＡ／Ｄ変換器のアナログ人力信号として、全歪
みがＡ／Ｄ変換器の分解能に比して無視できるほどの純
度のスペクトルを存する正弦波信号か用いられる。次に
Ａ／Ｄ変換器のデジタル出力コードは、Ａ／Ｄ変換器か
ら出力されると直ちにランダム・アクセス・メモリ（Ｒ
ＡＭ）に読込まれる。こうして得られたデータはデジタ
ル・コンピュータによって解析されて、（１）欠けた出
力コード、（２）積分非直線性、及び（３）微分非直線
性について明らかにされる。
て、一般に先ず試験台に載置して試験が行われる。この
試験台では試験時に電気的雑音がＡ／Ｄ変換器の分解能
に比して無視することができるようにされている。また
試験時のＡ／Ｄ変換器のアナログ人力信号として、全歪
みがＡ／Ｄ変換器の分解能に比して無視できるほどの純
度のスペクトルを存する正弦波信号か用いられる。次に
Ａ／Ｄ変換器のデジタル出力コードは、Ａ／Ｄ変換器か
ら出力されると直ちにランダム・アクセス・メモリ（Ｒ
ＡＭ）に読込まれる。こうして得られたデータはデジタ
ル・コンピュータによって解析されて、（１）欠けた出
力コード、（２）積分非直線性、及び（３）微分非直線
性について明らかにされる。
この方式には主に２つの問題がある。即ち、Ａ／Ｄ変換
器の変換速度が速くなり、かつＡ／Ｄ変換器の分解能が
一層細かくなるにつれて、試験台フロアの電気的雑音に
相当量の電気的雑音を加えることなく高速でＡ／Ｄ変換
器の出力コードを読出すＲＡＭを見付けるのは増々困難
となる。その上、Ａ／Ｄ変換器が大規模な装置に組込ま
れた後では、Ａ／Ｄ変換器の特徴付け（ｃｈａｒａｃｔ
ｅｒｉｚａｔｉｏｎ）を容易に行うことはできない。
器の変換速度が速くなり、かつＡ／Ｄ変換器の分解能が
一層細かくなるにつれて、試験台フロアの電気的雑音に
相当量の電気的雑音を加えることなく高速でＡ／Ｄ変換
器の出力コードを読出すＲＡＭを見付けるのは増々困難
となる。その上、Ａ／Ｄ変換器が大規模な装置に組込ま
れた後では、Ａ／Ｄ変換器の特徴付け（ｃｈａｒａｃｔ
ｅｒｉｚａｔｉｏｎ）を容易に行うことはできない。
このため、検査中のＡ／Ｄ変換器の動作速度でデータを
獲得できる外部装置を通常必要とせずに試験可能である
自己特徴付けＡ／Ｄ変換装置が必要とされている。
獲得できる外部装置を通常必要とせずに試験可能である
自己特徴付けＡ／Ｄ変換装置が必要とされている。
従って、本発明の目的は、試験時に高速作動で雑音を発
するＲＡＭを使用することを必要とせずにＡ／Ｄ変換器
を特徴付ける手段を提供することにある。
するＲＡＭを使用することを必要とせずにＡ／Ｄ変換器
を特徴付ける手段を提供することにある。
本発明の別の目的は、大規模装置内で容易に実施するこ
とかできる、Ａ／Ｄ変換器の特徴付けのための技術を提
供することにある。
とかできる、Ａ／Ｄ変換器の特徴付けのための技術を提
供することにある。
［発明の開示］
本発明の好ましい態様によれば、Ａ／Ｄ変換器マークロ
セルのアーキテクチャとして、Ａ／Ｄ変換器の動的特徴
付けのためにコード密度データを累算するための種々の
カウンタ及び比較器よりなるデジタル論理回路が含まれ
ている。更に詳細にいうと、各マクロセル（ｍａｃｒｏ
ｃｅｌｌ ）はクロック・カウンタと、ビン（ｂｉｎ
）カウンタと、比較器と、ヒストグラム・カウンタとを
備えている。Ａ／Ｄ変換器のコード出力信号が比較器に
おいてビン・カウンタの出力信号と比較され、双方の信
号が一致する毎にヒストグラム・カウンタが増数される
。
セルのアーキテクチャとして、Ａ／Ｄ変換器の動的特徴
付けのためにコード密度データを累算するための種々の
カウンタ及び比較器よりなるデジタル論理回路が含まれ
ている。更に詳細にいうと、各マクロセル（ｍａｃｒｏ
ｃｅｌｌ ）はクロック・カウンタと、ビン（ｂｉｎ
）カウンタと、比較器と、ヒストグラム・カウンタとを
備えている。Ａ／Ｄ変換器のコード出力信号が比較器に
おいてビン・カウンタの出力信号と比較され、双方の信
号が一致する毎にヒストグラム・カウンタが増数される
。
本発明による自己特徴付けＡ／Ｄ変換装置は低雑音試験
取付は具に装着されると、パルス発生器を使用してクロ
ック・パルスが高速で供給され、かつアナログ入力端子
には高スペクトル純度の正弦波発生器からの信号が供給
される。低速マイクロコンピュータ・インターフェース
として、例えば汎用入出力（ＧＰ Ｉ Ｏ）装置を種々
の制御信号を発生させるのに使用することができる。こ
のとき、所定数のサイクルの間、デジタル出力コードは
ビン・カウンタの出力信号と比較される。そして双方の
信号が一致すると、ヒストグラム・カウンタの内容が増
数される。所定数のサイクルの終了時には、マイクロコ
ンピュータを使用して、ヒストグラム・カウンタからデ
ータを読出し、ビン・カウンタを増数し、かつヒストグ
ラム・カウンタをリセットして、次のビンのためのデー
タ獲得を開始させる。この処理が所定数の全てのビンに
ついて繰り返され、これによって如何なる外部高速ＲＡ
Ｍを使用することなくＡ／Ｄ変換器の動的特徴付けが完
了される。
取付は具に装着されると、パルス発生器を使用してクロ
ック・パルスが高速で供給され、かつアナログ入力端子
には高スペクトル純度の正弦波発生器からの信号が供給
される。低速マイクロコンピュータ・インターフェース
として、例えば汎用入出力（ＧＰ Ｉ Ｏ）装置を種々
の制御信号を発生させるのに使用することができる。こ
のとき、所定数のサイクルの間、デジタル出力コードは
ビン・カウンタの出力信号と比較される。そして双方の
信号が一致すると、ヒストグラム・カウンタの内容が増
数される。所定数のサイクルの終了時には、マイクロコ
ンピュータを使用して、ヒストグラム・カウンタからデ
ータを読出し、ビン・カウンタを増数し、かつヒストグ
ラム・カウンタをリセットして、次のビンのためのデー
タ獲得を開始させる。この処理が所定数の全てのビンに
ついて繰り返され、これによって如何なる外部高速ＲＡ
Ｍを使用することなくＡ／Ｄ変換器の動的特徴付けが完
了される。
［好適実施例の説明コ
図面を参照すると、本発明による自己特徴付けＡ／Ｄ変
換装置のマクロセルのアーキテクチャがブロック図で示
されている。このマクロセルは、例えば７ビツト ＧＥ
ＣＲＤフラッシュ型Ａ／Ｄ変換器マクロセル／チッ
プのようなＡ／Ｄ変換器１０を有する。このマクロセル
／チップの詳細については、１９８５年カスタム・イテ
グレイテッド・サーキット・コンファレンス（Ｃｕｓｔ
ｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ｃｏｎ
ｒｅｒｅｎｃｅ）にてニス・チー・チュ（Ｓ、Ｔ、Ｃｈ
ｕ ）及びジエー・エル・ギヤレット（Ｊ、Ｌ、Ｇａｒ
ｒｅｔｔ ）によって発表されたｒ ２０ ＭＨｚフラ
ッシュ型Ａ／Ｄ変換器マクロセル（２０ＭＩＩｚ Ｐｉ
ａｓｈ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ Ｍａｃｒｏｃｅ
ｌｌ ） Ｊと題する論文を参照されたい。この論文は
前記会議の議事録の第１６０頁／第１６２頁に掲載され
ている。しかしながら、この特定のＡ／Ｄ変換器は例示
的なものに過ぎず、本発明の実施には他のＡ／Ｄ変換器
を使用できることが理解されよう。
換装置のマクロセルのアーキテクチャがブロック図で示
されている。このマクロセルは、例えば７ビツト ＧＥ
ＣＲＤフラッシュ型Ａ／Ｄ変換器マクロセル／チッ
プのようなＡ／Ｄ変換器１０を有する。このマクロセル
／チップの詳細については、１９８５年カスタム・イテ
グレイテッド・サーキット・コンファレンス（Ｃｕｓｔ
ｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ｃｏｎ
ｒｅｒｅｎｃｅ）にてニス・チー・チュ（Ｓ、Ｔ、Ｃｈ
ｕ ）及びジエー・エル・ギヤレット（Ｊ、Ｌ、Ｇａｒ
ｒｅｔｔ ）によって発表されたｒ ２０ ＭＨｚフラ
ッシュ型Ａ／Ｄ変換器マクロセル（２０ＭＩＩｚ Ｐｉ
ａｓｈ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ Ｍａｃｒｏｃｅ
ｌｌ ） Ｊと題する論文を参照されたい。この論文は
前記会議の議事録の第１６０頁／第１６２頁に掲載され
ている。しかしながら、この特定のＡ／Ｄ変換器は例示
的なものに過ぎず、本発明の実施には他のＡ／Ｄ変換器
を使用できることが理解されよう。
Ａ／Ｄ変換器１０は装置のアナログ信号入力端子９に接
続されたアナログ入力と、デジタル・コード出力と、変
換処理を制御するクロック入力とを備えている。このＡ
／Ｄ変換器に関する特定の細部は本発明の構成部分を成
すものではなく、このため、Ａ／Ｄ変換器についてのよ
り詳細な説明は省略する。
続されたアナログ入力と、デジタル・コード出力と、変
換処理を制御するクロック入力とを備えている。このＡ
／Ｄ変換器に関する特定の細部は本発明の構成部分を成
すものではなく、このため、Ａ／Ｄ変換器についてのよ
り詳細な説明は省略する。
Ａ／Ｄ変換器１０のデジタル・コード出力は装置のデー
タ出力端子１１の他に、デジタル比較器１７の第１の入
力、即ち六入力にも接続されている。太線で示すように
、Ａ／Ｄ変換器１ｏのデジタル・コード出力線は、ＧＥ
ＣＲＤフラッシュ型Ａ／Ｄ変ｉ器の場合、７本の信
号線から成る並列出力線である。従って、データ出力端
子１１とデジタル比較器１２の第１の入力（即ち六入力
）とは、実際にそれぞれ複数の信号端子を有していて並
列データを受けるようになっている。デジタル比較器１
２の第２の入力、即ちＢ入力にはビン・カウンタ１４の
出力が供給される。この出力線もまたＡ／Ｄ変換器１０
のデータ出力線と同数の信号線を有する並列出力線であ
る。
タ出力端子１１の他に、デジタル比較器１７の第１の入
力、即ち六入力にも接続されている。太線で示すように
、Ａ／Ｄ変換器１ｏのデジタル・コード出力線は、ＧＥ
ＣＲＤフラッシュ型Ａ／Ｄ変ｉ器の場合、７本の信
号線から成る並列出力線である。従って、データ出力端
子１１とデジタル比較器１２の第１の入力（即ち六入力
）とは、実際にそれぞれ複数の信号端子を有していて並
列データを受けるようになっている。デジタル比較器１
２の第２の入力、即ちＢ入力にはビン・カウンタ１４の
出力が供給される。この出力線もまたＡ／Ｄ変換器１０
のデータ出力線と同数の信号線を有する並列出力線であ
る。
ビン・カウンタ１４は３つの入力、即ちこのカウンタを
増数するためのクロック入力と、試験開始時にこのカウ
ンタを初期設定するためのリセット入力と、イネーブル
（ｅｎａｂｌｅ）入力とを有している。イネーブル入力
には、インバータ１５がクロック・カウンタ１６の桁上
げ出力Ｃから信号を受信したときに、その出力信号が供
給される。桁上げ出力Ｃはまた装置のデータ読出し信号
（ＤＲ）出力端子２０に接続されて、外部マイクロコン
ピュータにクロック・サイクルが終了したことを通知す
るようになっている。なお、クロックカウンタのカウン
ト出力は使用されない。
増数するためのクロック入力と、試験開始時にこのカウ
ンタを初期設定するためのリセット入力と、イネーブル
（ｅｎａｂｌｅ）入力とを有している。イネーブル入力
には、インバータ１５がクロック・カウンタ１６の桁上
げ出力Ｃから信号を受信したときに、その出力信号が供
給される。桁上げ出力Ｃはまた装置のデータ読出し信号
（ＤＲ）出力端子２０に接続されて、外部マイクロコン
ピュータにクロック・サイクルが終了したことを通知す
るようになっている。なお、クロックカウンタのカウン
ト出力は使用されない。
クロック・カウンタ１６はビン・カウンタ１４と同様な
カウンタであって、３つの入力を備えている。但し、ク
ロック入力及びリセット入力のみが使用される。この場
合、このクロック入力はＡ／Ｄ変換器１０の入力と共に
、装置の入力端子１３を介して外部クロック信号発生器
（図示せず）に接続されている。またこのリセット入力
はビン・カウンタ１４のリセット入力と共に装置の入力
端子１７を介して外部から試験開始信号を受信する。こ
の試験開始信号は、自己特徴付けＡ／Ｄ変換装置を試験
のために初期設定するのに使用される。
カウンタであって、３つの入力を備えている。但し、ク
ロック入力及びリセット入力のみが使用される。この場
合、このクロック入力はＡ／Ｄ変換器１０の入力と共に
、装置の入力端子１３を介して外部クロック信号発生器
（図示せず）に接続されている。またこのリセット入力
はビン・カウンタ１４のリセット入力と共に装置の入力
端子１７を介して外部から試験開始信号を受信する。こ
の試験開始信号は、自己特徴付けＡ／Ｄ変換装置を試験
のために初期設定するのに使用される。
デジタル比較器１２はＡ／Ｄ変換器１０のコード出力と
ビン・カウンタ１４のカウント出力とが一致するときに
は常に出力信号を生成し、この出力信号によってヒスト
グラム・カウンタ１８を増数させる。このヒストグラム
・カウンタはビン・カウンタ及びクロック・カウンタと
同様に３つの入力を備え、クロック入力は上述のように
デジタル比較器１２の出力に接続されている。リセット
入力はビン・カウンタ１４のクロック入力と共に外部か
らの「次のビン」信号の入力端子１９に接続されている
。またイネーブル人力はインバータ１５の出力に接続さ
れている。ヒストグラム・カウンタの並列出力はビン値
出力端子２１に接続されて、外部マイクロコンピュータ
によって読取られるようになっている。
ビン・カウンタ１４のカウント出力とが一致するときに
は常に出力信号を生成し、この出力信号によってヒスト
グラム・カウンタ１８を増数させる。このヒストグラム
・カウンタはビン・カウンタ及びクロック・カウンタと
同様に３つの入力を備え、クロック入力は上述のように
デジタル比較器１２の出力に接続されている。リセット
入力はビン・カウンタ１４のクロック入力と共に外部か
らの「次のビン」信号の入力端子１９に接続されている
。またイネーブル人力はインバータ１５の出力に接続さ
れている。ヒストグラム・カウンタの並列出力はビン値
出力端子２１に接続されて、外部マイクロコンピュータ
によって読取られるようになっている。
Ａ／Ｄ変換器１０、比較器１２及びカウンタ１４．１６
，１８、並びにインバータ１５は一般に単一集積回路、
即ち単チツプ内に組み込まれることが理解されよう。ま
た、端子９，１１，１３゜１７及び１９ないし２１はそ
れぞれチップ上のコンタクト・パッドで構成することが
できる。このアーキテクチャによれば、複数のこの種チ
ップを使用して所望の分解能を備えた完全Ａ／Ｄ変換装
置を製造することができる。
，１８、並びにインバータ１５は一般に単一集積回路、
即ち単チツプ内に組み込まれることが理解されよう。ま
た、端子９，１１，１３゜１７及び１９ないし２１はそ
れぞれチップ上のコンタクト・パッドで構成することが
できる。このアーキテクチャによれば、複数のこの種チ
ップを使用して所望の分解能を備えた完全Ａ／Ｄ変換装
置を製造することができる。
自己特徴付けＡ／Ｄ変換装置を低雑音試験取付は具に装
着したとき、クロック入力端子１３に接続したパルス発
生器（図示せず）によってクロック信号が高速で供給さ
れる。また高スペクトル純度の正弦波発生器（図示せず
）から入力端子９を通してアナログ入力信号が供給され
る。「次のビン」信号入力端子１９及び試験開始信号入
力端子１７に立上りパルスを加えて、クロック・カウン
タ、ビン・カウンタ及びヒストグラム・カウンタをそれ
ぞれゼロにリセットするために、ＧＰＩＯ装置（図示せ
ず）を使用することができる。クロック・カウンタ１６
によって所定サイクル数、例えば次の２２°サイクル数
が計数される間、Ａ／Ｄ変換器１０からのデジタル出力
コードが、最初ゼロにセットされたビン・カウンタ１４
の出力と比較される。デジタル比較器１２によって双方
の信号について一致が決定されると、ヒストグラム・カ
ウンタ１８が増数される。そして２２０サイクルの後、
クロック・カウンタ１６の桁上げ出力Ｃが高レベル状態
となり、この結果ビン・カウンタ１４及びヒストグラム
・カウンタ１８が動作禁止され、かつ出力端子２０を通
してマイクロコンピュータ（図示せず）にゼロ次のデー
タが出力可能であることが通知される。次に、マイクロ
コンピュータは端子２１を通してゼロ次のビンからデー
タを読取って、「次のビン」信号入力端子１９に立上り
パルスを加える。この結果、ビン・カウンタ１４が増数
され、次のビンについてのデータ獲得が開始される。こ
の過程は全１２８個のビンについて繰返される。これに
よって、外部高速ＲＡＭを使用せずにＡ／Ｄ変換器の完
全な動的特徴付けが行われる。
着したとき、クロック入力端子１３に接続したパルス発
生器（図示せず）によってクロック信号が高速で供給さ
れる。また高スペクトル純度の正弦波発生器（図示せず
）から入力端子９を通してアナログ入力信号が供給され
る。「次のビン」信号入力端子１９及び試験開始信号入
力端子１７に立上りパルスを加えて、クロック・カウン
タ、ビン・カウンタ及びヒストグラム・カウンタをそれ
ぞれゼロにリセットするために、ＧＰＩＯ装置（図示せ
ず）を使用することができる。クロック・カウンタ１６
によって所定サイクル数、例えば次の２２°サイクル数
が計数される間、Ａ／Ｄ変換器１０からのデジタル出力
コードが、最初ゼロにセットされたビン・カウンタ１４
の出力と比較される。デジタル比較器１２によって双方
の信号について一致が決定されると、ヒストグラム・カ
ウンタ１８が増数される。そして２２０サイクルの後、
クロック・カウンタ１６の桁上げ出力Ｃが高レベル状態
となり、この結果ビン・カウンタ１４及びヒストグラム
・カウンタ１８が動作禁止され、かつ出力端子２０を通
してマイクロコンピュータ（図示せず）にゼロ次のデー
タが出力可能であることが通知される。次に、マイクロ
コンピュータは端子２１を通してゼロ次のビンからデー
タを読取って、「次のビン」信号入力端子１９に立上り
パルスを加える。この結果、ビン・カウンタ１４が増数
され、次のビンについてのデータ獲得が開始される。こ
の過程は全１２８個のビンについて繰返される。これに
よって、外部高速ＲＡＭを使用せずにＡ／Ｄ変換器の完
全な動的特徴付けが行われる。
本発明はＡ／Ｄ変換器の動作速度でデータの獲得を必要
とする外部装置を使用することなく試験可能である自己
特徴付けＡ／Ｄ変換装置を提供する。更に、この自己試
験能力を有するＡ／Ｄ変換装置は大規模装置に関連して
容易に試験を行うことができる。
とする外部装置を使用することなく試験可能である自己
特徴付けＡ／Ｄ変換装置を提供する。更に、この自己試
験能力を有するＡ／Ｄ変換装置は大規模装置に関連して
容易に試験を行うことができる。
以上、本発明を好ましい実施例について詳述したが、特
許請求の範囲の精神及び範囲内で、数多くの変更を行い
得ることが当業者には理解されよう。
許請求の範囲の精神及び範囲内で、数多くの変更を行い
得ることが当業者には理解されよう。
単一の図は本発明による自己特徴付けＡ／Ｄ変換装置の
アーキテクチャを示すブロック図である。
アーキテクチャを示すブロック図である。
Claims (1)
- 【特許請求の範囲】 １、アナログ信号入力及びデジタル・コード出力を有す
るアナログ・デジタル（Ａ／Ｄ）変換器と、 前記Ａ／Ｄ変換器の出力信号を複数のビンに分割する手
段、及び前記デジタル・コード出力に結合されて、前記
ビンに関連するデジタル・コードのヒストグラムを発生
して、該ヒストグラムを前記Ａ／Ｄ変換器の変換速度よ
り低い速度で読出し可能とする手段を有するデジタル論
理回路と、を共通チップ上に具備しているＡ／Ｄ変換装
置。 ２、前記Ａ／Ｄ変換器の出力信号を複数のビンに分割す
る前記手段が、次のビンのカウント入力信号に応答して
ビン・カウント出力信号を発生するビン・カウンタを有
し、前記ヒストグラムを発生する前記手段が、前記Ａ／
Ｄ変換器に結合され、前記Ａ／Ｄ変換器のデジタル・コ
ード出力に発生された前記信号及び前記ビン・カウント
出力信号に応答して、前記デジタル・コード出力信号及
び前記ビン・カウント出力信号が一致している毎に出力
信号を発生する比較器と、前記次のビンのカウント入力
信号によってリセットされ、かつ前記比較器の前記出力
信号によって増数されて、Ａ／Ｄ変換器の動的特徴付け
のためにコード密度データを累算するヒストグラム・カ
ウンタとを有している請求項１記載のＡ／Ｄ変換装置。 ３、外部クロック信号に応答して所定数のクロック信号
を計数することによってビン・カウント期間を定め、か
つビン計数の終了時に前記ビン・カウンタ及び前記ヒス
トグラム・カウンタを動作禁止すると共に、前記コード
密度データを読出すための信号を発生するクロック・カ
ウンタが更に設けられている請求項２記載のＡ／Ｄ変換
装置。 ４、前記Ａ／Ｄ変換器が前記外部クロック信号を受信す
るように結合されている請求項３記載のＡ／Ｄ変換装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/178,045 US4897650A (en) | 1988-04-05 | 1988-04-05 | Self-characterizing analog-to-digital converter |
| US178,045 | 1988-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01300623A true JPH01300623A (ja) | 1989-12-05 |
| JP2801251B2 JP2801251B2 (ja) | 1998-09-21 |
Family
ID=22650955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076900A Expired - Fee Related JP2801251B2 (ja) | 1988-04-05 | 1989-03-30 | 自己特徴付けアナログ・デジタル変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4897650A (ja) |
| EP (1) | EP0336715B1 (ja) |
| JP (1) | JP2801251B2 (ja) |
| DE (1) | DE68926633T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996530A (en) * | 1989-11-27 | 1991-02-26 | Hewlett-Packard Company | Statistically based continuous autocalibration method and apparatus |
| EP0447117B1 (en) * | 1990-03-15 | 1997-02-19 | AT&T Corp. | Built-in self test for analog to digital converters |
| US5010339A (en) * | 1990-04-02 | 1991-04-23 | Grumman Aerospace Corporation | Ultra linear spectroscopic analog-to-digital converter |
| US5576980A (en) * | 1991-06-28 | 1996-11-19 | Texas Instruments Incorporated | Serializer circuit for loading and shifting out digitized analog signals |
| US5552999A (en) * | 1991-07-09 | 1996-09-03 | Dallas Semiconductor Corp | Digital histogram generator systems and methods |
| US5185607A (en) * | 1992-01-31 | 1993-02-09 | Motorola, Inc. | Method and apparatus for testing an analog to digital converter |
| US5332996A (en) * | 1993-06-30 | 1994-07-26 | At&T Bell Laboratories | Method and apparatus for all code testing |
| US5453697A (en) * | 1993-09-09 | 1995-09-26 | Carma Industries | Technique for calibrating a transformer element |
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