JPH01308978A - パターンデータ発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用骨’ＪｆＥ この発明は、パターンデータ発生回路に関し、詳しくは
、ＩＣテスターにおいて、ビデオＲＡＭ（以ドＶＲＡＭ
）等のようなシリアルデータ出力を持つメモリをテスト
する場合に適するパターンデータ発生回路の改良に関す
る。

［従来の技術］ ＩＣ検査システムでは、ＩＣの性能２機能試験を杼うた
めにそれに必要な複数ビットのテスト波形パターンを、
テストパターンプログラム等に従って自動的に発生させ
、ＩＣからの出力を期待値と比較することでテストを行
う。

このような場合のテスト波形パターンの発生は、パター
ン発生器から得られるパターンデータとタイミング信号
発生回路により作られた多数の位相をもつ位相クロック
信号とのそれぞれのうちから、ｔＣのピンごとに必要な
ものをそれぞれ選択して合成し、所定の波形パターンを
生成することにより行われ、生成したテストパターンは
、ドライブ回路に送られ、その出力がレベル変換されて
所定のＩＣビンに供給される。そして、その結果として
得られるＩＣピンの出力波形がパターン発生器から出力
される期待値と比較される。この場合、テスト対象とな
る被ｎ１定デバイスがＶＲＡＭであるときには、その入
力データは、ビットパラレルなものであり、その出力は
ビットシリアルとなる。

そのためパターン発生器では、人力したパラレルなデー
タからこれをシリアルなデータに変換して期待値を発生
させることが必要である。

［解決しようとする課題］ ビットシリアルな期待値を発生する従来のパターン発生
器としては、ＲＯＭパターンジェネレータ（ＲＯＭＰＧ
）とかシリアルＰＧとかが使用されるでいるが、このよ
うなパターンジェネレータは、通常、出力ポート幅が１
．２，４．　　・・・。

１６、・・と変更することが可能なバッファメモリが用
いられている。しかし、バッファメモリの構成１：、、
１ビットシリアルな期待値を発生させるときにはボート
幅を１ビットになるようにデータを＋１構成しなければ
ならず、それには、バッファメモリドのビットパラレル
なデータを−ｌ消して１ビットシリアルなデータを格納
し直す処理を行う必要がある。

そこで、パターンデータ発生器に対してパラレルデータ
出力からシリアルデータ出力に変更してテストを行った
り、さらにシリアルデータ出力から＋Ｉｆびパラレルデ
ータ出力に変更する処理をしながらテストを行う場合な
どにはその切換処理に時間がかかり、高速なテスト処理
ができない欠点がある。特に、ＶＲＡＭの古川が大きく
なればなるほどこのような切換処理に多くの時間がかか
り、それが問題となる。

この発明は、このような従来技術の問題点を解決するも
のであって、種々のパラレルな記憶データから容易に１
ビットシリアルな出力を発生させることができ、パラレ
ル出力と１ビットシリアル出力との切換処理が短時間で
容易に行えるパターンデータ発生回路を提供することを
目的とする。

［課題を解決するための−Ｌ段コ このような［１的を達成するためのこの発明のパターン
データ発生回路の構成は、出力ポート幅が可変にできる
バッファメモリと、バッファメモリのビットパラレルな
出力を受け、設定された出力ポート幅のビット出力のう
ち１ビットを循環的に選択する１ビット選択回路と、バ
ッファメモリのビットパラレルな出力と１ビット選択回
路の出力とを受けていずれか一方の出力を選択する出力
選択回路とを備えていて、バッファメモリが設定された
出力ポート幅のビット数に対応する回数同一アドレスが
続けてアクセスされるものである。

［作用コ このように出力ポートが可変なバッファメモリを用いて
、その１ビットシリアルな出力についてだけは、ボート
幅変更によることなくｎビットパラレル出力（ｎが設定
可能な整数）から１ビットを選択できるような選択回路
を設けて、同じｎピントパラレルデータをボート幅対応
に複数回バッファメモリから出力させることで１ビット
シリアルなデータを得るようにすることができる。

その結果、バッファメモリのデータの３換えなシニ、テ
ストに必要なｎビットパラレルなデータと１ビットシリ
アルなデータとの切換をリアルタイムで行うことができ
、その切換えに時間がかがらず、高速なテスト処理が可
能となる。

［実施例］ 以と、この発明の一実施例について図面を参１１（（し
て詳細に説明する。

第１図は、この発明を適用した一実施例のパターンデー
タ発生回路のブロック図であり、第２図は、その動作を
説明するためのタイミングチャートである。

第１図において、■は、入出力端子数（Ｉ１０数）が可
変で外部からそれを設定可能なポート変り幅可変バッフ
ァメモリ（以下バッファメモリ）である。このバッファ
メモリ１は、指定した出力Ｉ１０数Ｈに応じて、内部の
メモリをｎ分割して、これらｎ分割した各メモリエリア
をそれぞれ独立したＩ１０ボートに割り当てるように管
理する。

その結果、メモリの総容量を変更することな（、ｎビッ
トの大データをパラレルに受け、ｎビットで出力するこ
とができる。

バッファメモリ１は、ＣＰＵ（マイクロプロセッサ）等
を有するコントローラ５からアクセスアドレス４５号６
と動作クロック信号７を受けて動作し、前記のようなｎ
ビットパラレル出力８を１ビットセレクタ３に入力する
とともに、出力切換回路４にも人力する。

１ビットセレクタ３は、例えば、バッファメモリ１の各
出力にそれぞれ接続されたゲート回路とデコーダ、ＯＲ
回路等とを備えていて、その進数が設定可能なｍ進カウ
ンタ２から各段のカウントデータ９をパラレルに受ける
。ｍ進カウンタ２の各段の出力は、前記デコーダでデコ
ードされてカウント値で指定される位置にあるゲート回
路が開かれる。その結果、そのゲート回路に接続された
対応するバッファメモリ１の出力が１ビット選択されて
出力されることになる。このようにしてゲート回路で選
択された１ビットは、各ゲート回路の出力をＯＲするＯ
Ｒ回路を介してシリアルデータ１１として出力され、出
力切換回路４に供給される。なお、この場合、ｍ進カウ
ンタ２は、動作クロック信号７を受けて、これをカウン
トし、その進数ｍは、あらかじめプログラム等によりバ
ッファメモリｌの出力幅対応にコントローラ５により設
定されているものである。

出力切換回路４は、バッファメモリ１の各出力をパラレ
ルに受ける入力端子と１ビットセレクタ３のシリアル出
力を受ける入力端子とを有していて、バッファメモリ１
のパラレル出力と１ビットセレクタ３のシリアルデータ
１１の出力とを切換え、これらのうちパラレル出力８又
はシリアルデータ１１の一方を選択して出力する。そし
て、シリアルデータ１１側に出力が切換えられたときに
は、その出力は、パラレル出力８のうちの１ビットを出
力する特定の１つの端子からシリアルデータ１１が出力
され、他の端子出力がＬＯＷレベル（以下“Ｌ”）に固
定される。

ここで、バッファメモリ１に記憶されたデータが４ビｙ
）パラレルのパターンデータである場合を例として第２
図に従って、その動作について説明する。

まず、コントローラ５によりバッファメモリ１の出力の
設定が４ビットに設定されているとし、コントローラ５
から４ビットのパラレル（４は、２．４．８．１６・φ
φ等の１つとして選択されたもの）のパターンデータが
バッファメモリｌに転送されて、各アドレスにあらかじ
め記憶されているとする。

コノ状ｆｉにおいて、コントローラ５から動作クロック
信号７とアクセスアドレス信号６が加えられると、バッ
ファメモリ１は、第２図の（ａ）に示されるように、そ
のアクセスアドレス信号６のインクリメント（１，２，
３，・・・）に応じて第０ビットから第３ピッドまでの
端子に、４ピントの記憶されたパターンデータ（ａ＋　
　ｂ＋　　Ｃ＋　　ｄｔ・・１１）が読出され、第４ビ
ット［１からｎ−１ピント１１までの出力がゼロレベル
（“Ｌ”）トナル。

そこで、出力切換回路４がバッファメモリ１の出力側に
切換えられているときに、これがそのまま出力切換回路
４から出力されることになる。

一方、１ビットシリアルな出力を発生させる場合には、
設定されたポート幅に対応するバッファメモリｌのビッ
トパラレル出力の数に対応してｍ進カウンタ２の進数が
前記の実施例の場合は、コントローラ５によりあらかじ
め４に設定されていて、出力切換回路４の切換がシリア
ル出力の１ビットセレクタ３側に切換えられている。こ
のような伏態において、コントローラ５は、動作クロッ
ク信号７の発生に対応し、同一のアクセスアドレスを４
回発生（バッファメモリ１の出力ポート幅に対応）して
バッファメモリ１をその都度アクセスする。

その結果、第２図の（ｂ）に示すようなタイミングで記
憶されたパターンデータが４回パラレルにバッファメモ
リ１から１ビットセレクタ３に加えられる。

１ビットセレクタ３は、動作クロック信号７に応じてカ
ウントアツプされたｍ進カウンタ２のカウントデータ９
を受けて、これにより４回発生したパラレルデータ（ａ
ｓ　　ｂ、Ｃｔ　　ｄ＊　　・φ・）から順次１ビット
ずつ第０ビットからそのデータａ。

ｂｙｅｓ　　・・・を選択して出力していく。

そこで、出力選択回路４は、同図（Ｃ）に示すように、
例えば、その第Ｏビット出力に１ビットシリアルなパタ
ーンデータａ＊　　ｂ＋　　Ｃｇ　　ｄ、・・・を順次
発生する。なお、ｍ進カウンタ２は、この場合、４進と
されているので、そのカウント値は“０”から“３”ま
での間で循環する。その結果、バッファメモリ１の出力
も第０ビットから第３ビットまでが循環するように順次
選択される。

このようにして１ビットシリアルな出力を得る場合に、
パンツアメモリｌのパターンデータを酊構成しなくても
、そのまま、ｍ進カウンタ２の進数をバッフ１メモリｌ
の出力ビット数に対応させるように設定し、かつ出力選
択回路４を１ビットシリアル側に切換えるだで１ビット
シリアルなパターンデータを発生できる。しかも、切換
状態を元に戻せばパターンデータの出力をパラレルデー
タ出力に曲り１１に戻すことができる。

以−１−説明したきたが、前記の実施例は、４ビットを
例としているが、２ビット、８ビット、１θビットとい
うようにバッファメモリのＩ１０数を設定しても同様で
ある。また、入力設定値と出力設定値とが相違して選択
できるバッファメモリを用いても同様に適用できる。な
お、出力Ｉ１０数が設定可能なバッファメモリを用いて
いるので、バッファメモリ１に人力されるデータ又は出
力されるデータの構成は、コントローラ５側から自由に
設定できる。

実施例では、１ビットを選択する選択回路をｍ進カウン
タと１ビットセレクタとにより構成しているが、複数の
パラレルなビット出力から１ビットを循環的に選択する
回路であればどのようなものであってもよ（、例えば、
カウンタをシフトレジスタとしてもよい。

［発明の効果コ 以ｌ−の説明から理解できるように、この発明にあって
は、出力ポートが可変なバッファメモリを用いて、その
１ビットシリアルな出力についてだけは、ボート幅変更
によることなくｎビットパラレル出力から１ビットを選
択できるような選択回路を設けて、同じｎビットパラレ
ルデータをポート幅対応に複数回バッファメモリから出
力させることで１ビットシリアルなデータを得るように
することができる。

その結果、バッファメモリのデータの書換えなしに、テ
ストに必要なｎビットパラレルなデータと１ビットシリ
アルなデータとの切換をリアルタイムで行うことができ
、その切換えに時間がかからず、高速なテスト処理が可
能となる。

【図面の簡単な説明】

第１図は、この発明を適用した−・実施例のパターンデ
ータ発生回路のブロック図、第２図は、その動作を説明
するためのタイミングチャートである。 １・・・バッファメモリ、２・・・ｎ進カウンタ、３・
・・１ビットセレクタ、４・・・出力切換回路、５・・
・コントローラ。

Claims (2)

【特許請求の範囲】
1. （１）出力ポート幅が可変にできるバッファメモリと、
   前記バッファメモリのビットパラレルな出力を受け、設
   定された前記出力ポート幅のビット出力のうち１ビット
   を循環的に選択する１ビット選択回路と、前記バッファ
   メモリのビットパラレルな出力と前記１ビット選択回路
   の出力とを受けていずれか一方の出力を選択する出力選
   択回路とを備え、前記バッファメモリは、前記設定され
   た出力ポート幅のビット数に対応する回数同一アドレス
   が続けてアクセスされることを特徴とするパターンデー
   タ発生回路。
2. （２）１ビット選択回路は、１ビットセレクタと進数が
   設定可能なカウンタとを備えていて、前記１ビットセレ
   クタは、前記カウンタのカウント値に応じて前記進数に
   対応するバッファメモリのビットパラレルな出力の１ビ
   ットを循環的に選択するものであり、前記バッファメモ
   リは前記進数分だけの回数同一アドレスが続けてアクセ
   スされることを特徴とする請求項１記載のパターンデー
   タ発生回路。