JPH0130118B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はストツプウオツチ用のクロツク形成に
関するものである。 最近の電子時計、特に小型電子腕時計に使用さ
れている発振器の標準周波数は32768（2¹⁵）ヘル
ツ（以下Hzという）が殆んどであり、この周波数
値はいづれの整数分周に於いても正確な100Hzの
分周信号となり得ないのである。従つて本発明で
は100Hzに最も近い分周信号128Hz（32768Hz÷2⁸）
から、近似的に100Hzのストツプウオツチ用クロ
ツク形成に関して説明するものである。 本発明の説明に入る前に、概略電子時計のブロ
ツクを説明する。 第１図に於いて１０１は水晶などの発振器、そ
の信号を受けて発振、波形整形をする発振回路１
０２、発振回路からの源振周波数を必要な周波数
まで分周する分周回路１０３、分周回路からの１
秒信号をカウントアツプする時計用の秒カウンタ
１０４、秒カウンタからの桁上げ信号で分のカウ
ントアツプをする時計用の分カウンタ１０５、分
カウンタからの桁上げ信号で時のカウントアツプ
をする時計用の時カウンタ１０６、時カウンタか
らの桁上げ信号で曜のカウントアツプをする曜カ
ウンタ１０７、同じく時カウンタからの桁上げ信
号で日のカウントアツプをする日カウンタ１０
８、日カウンタからの桁上げ信号で月のカウント
アツプをする月カウンタ１１０、日カウンタ、及
び月カウンタのデータから月末処理を行なう月末
処理回路１０９、アラーム１の設定時刻で分デー
タを記憶する分カウンタ１１１、同じくアラーム
１の設定時刻で時データで記憶する時カウンタ１
１２、アラーム２の設定時刻で分データを記憶す
る分カウンタ１１３、同じくアラーム２の設定時
刻で時データを記憶する時カウンタ１１４、アラ
ーム１のメツセージデータ（アラーム時刻を何の
目的で設定するかを、そろ目的に応じてドツトマ
トリクス液晶表示部に絵で表わすための絵のコー
ドデータ）を記憶するカウンタ１１５、アラーム
２のメツセージデータを記憶するカウンタ１１
６、またストツプウオツチ機能を含む本ブロツク
図の１１７はストツプウオツチの動作をコントロ
ールするストツプウオツチ制御回路、分周回路１
０３から発生する128Hzの信号から100Hzの信号を
作り出すストツプウオツチ用のクロツク形成回路
１１８、ストツプウオツチ用のクロツク100Hzを
受けて1/100秒信号をカウントアツプする1/100
秒、及び1/10秒カウンタ１１９、1/10秒カウンタ
からの桁上げ信号でカウントアツプする秒カウン
タ１２０、秒カウンタからの桁上げ信号でカウン
トアツプする分カウンタ１２１、分カウンタから
の桁上げ信号でカウントアツプする時カウンタ１
２２、時計の時刻データ１５０とアラームの時刻
データ１５１を選択し、かつアラーム時刻の一致
検出をするデータセレクト、及びアラーム一致検
出回路１２３、液晶セブンセグメントを表示させ
るための表示データを解続するデコーダ１２４、
アラーム一致信号を受けて、アラームの鳴り止め
動作を制御するアラーム制御回路１２５、アラー
ム音を発生させるための電磁、または圧電ブザー
１２６、アラーム、及びランプなどの動作期間中
に回路系への供給電圧降下による発振系の動作停
止を防止するためのベータアツプ制御回路１２
７、電池投入時に必要なシステムをリセツトさせ
るためにリセツト信号を発生するパワーオンクリ
ヤー回路１２８、液晶セブンセグメントの各電極
を駆動させるためのセグメントドライバー１２
９、液晶セブンセグメント群１３０、液晶セブン
セグメントの共通表示セグメントを駆動させるた
めのコモン波形形成回路１３１、液晶セブンセグ
メントの表示桁を制御する表示クロツク制御回路
１３２、ドツトマトリクス液晶セグメントの表示
桁を制御する表示スキヤニング回路１３３、ドツ
トマトリクス液晶表示部の表示内容を制御する表
示モード制御回路１３４、ドツトマトリクス液晶
表示用のデータが種々記憶されている表示データ
記憶回路Ａ１３５、表示データ記憶回路Ｂ１３
６、及び表示データ記憶回路Ｃ１３７、時計、ア
ラームの時刻データ、及びストツプウオツチの時
間データなどを必要に応じてメインデータとして
取り出すためのフエツチタイミング信号形成回路
１３８、ドツトマトリクス液晶セグメントを表示
させるためのドツト駆動信号形成回路１３９、ド
ツトマトリクス液晶セグメントの共通表示セグメ
ントを駆動させるためのドツトコモン波形形成回
路１４０、ドツトマトリクス液晶セグメントの各
電極を駆動させるためのドツトマトリクス液晶セ
グメントドライバー１４１、ドツトマトリクス液
晶セグメント１４２、モード選択用のスイツチＡ
１４３、主に該モードで更に種々のモードを選択
するときに使用するスイツチＢ１４４、主に該モ
ードで修正状態のときデータを設定するときに使
用するスイツチＣ１４５、ランプを点灯するとき
に使用するスイツチＤ１４６、回路系の機能をテ
ストするときに使用するテスト端子１４７、各ス
イツチからのチヤタリングを防ぐチヤタリング防
止回路１４８、各スイツチ信号より種々の状態を
決定するシステム制御信号形成回路１４９から構
成されている。 本発明は前述したブロツクのうちストツプウオ
ツチ用のクロツク形成回路１１８、及びストツプ
ウオツチ1/100秒、1/10秒カウンタ回路１１９に
関するものである。次に従来のストツプウオツチ
用の100Hzクロツク形成方法について、第２及び
第３図により説明する。 第２図より初期状態に於いて全てのフリツプフ
ロツプ（以下Ｆ／Ｆという）２０１〜２０３，２
１４〜２１７、２２７〜２３０にリセツト信号２
５０を論理レベル「０」で瞬時に与え、本回路に
分周器からの128Hz信号２３２を連続的に加えて
いるときの状態で説明する。 まずＦ／Ｆ２０１〜２０３、ＮＲゲート２０
７、ANDゲート２０８は128Hzの分周信号２３２
から１秒間に28発間引くための制御回路、Ｆ／Ｆ
２１４〜２１７は1/100秒桁で10進数の「０」〜
「９」を計数する10進カウンタ、ANDゲート２１
８、及び２１９、ＮＲゲート２２０は1/100秒
桁のゲートよりある状態（後述）を検出するゲー
ト群、Ｆ／Ｆ２２７〜２３０は1/10秒桁で10進数
の「０」〜「９」を計数する10進カウンタ、また
ＯＲゲート２３１は1/10秒桁のカウントデータか
ら10進数で「０」〜「２」、「４」〜「６」、「８」
〜「９」を検出するゲートである。 次に1/10秒桁のＦ／Ｆ２２７〜２３０のカウン
トデータ、及びＲゲート２３１の出力真理値を
次の表−１に示す。

【表】 〓０〓、〓１〓は論理レベル
また1/100秒桁のＦ／Ｆ、２１４〜２１７のカ
ウントデータ、及びこれらのデータから10進数で
「０」、「４」、「７」を検出するANDゲート２１
８、及び２１９、ＮＲゲート２２０の出力真理
値を表−２に、10進数で「０」、「４」を検出する
それらの出力真理値を表−３に示す。つまり表−
２のデータはＲゲート２３１の出力２４８が論
理レベル「１」、表−３のデータは論理レベル
「０」のときのものである。 尚、10進数で10以上のデータは1/100秒桁カウ
ンタではＲゲート２１２、ANDゲート２１１、
ＮＲゲート２０９、及び２１０の検出ゲート群
で、1/10秒桁カウンタではＲゲート２２５、
ANDゲート２２４、ＮＲゲート２２２、及び
２２３の検出ゲート群でそれぞれ検出されＲゲ
ート２１３、または２２６を介してＦ／Ｆ２１４
〜２１７、Ｆ／Ｆ２２７〜２３０をリセツトし初
期状態に戻している。

【表】

【表】 この表−２の真理値表を参考にして分周器から
の128Hz信号２３２がどのようにして間引かれて
いくかを説明する。説明をわかり易くするために
各Ｆ／Ｆの初期状態はＦ／Ｆ２１４〜２１７の出
力２３９〜２４２を論理レベル「０」、Ｆ／Ｆ２
０１、及び２０３の出力２３４，２３６を論理レ
ベル「０」、Ｆ／Ｆ２０２の出力２３５を論理レ
ベル「１」とする。この状態に於いて128Hz信号
２３２の１発目（第３図Ａの232信号が１のとき）
が入ると、その信号の立上りでＦ／Ｆ２０２の出
力２３５は論理レベル「１」から「０」へ変化
し、128Hz信号２３２の立下りではＦ／Ｆ２０３
の出力２３６は論理レベル「０」から「１」へ変
化する。このときのＮＲゲート２０７の出力２
３７の論理レベルはＦ／Ｆ２０１、及び２０３の
出力２３４，２３６が共に論理レベル「０」のた
め「１」となる。従つてANDゲートの出力２３
８は128Hz信号２３２がインバータ２０４を介し
て反転されANDゲート２０８に入力しても強制
的に論理レベル「０」となる。これは結果として
128Hz信号２３２が１発抜かれたことになる訳で
ある。次に128Hz信号２３２の２発目（第３図Ａ
の232信号が２のとき）が入ると１発目のところ
でＦ／Ｆ２０３の出力２３６が論理「１」となつ
たのでＮＲゲート２０７の出力２３７が論理レ
ベル「０」となり128Hzの反転信号２３３がAND
ゲート２０８を通過し、128Hz信号２３２に同期
した出力信号２３８（第３図Ａの238信号が１の
とき）が発生する。時にこの信号はＦ／Ｆ２１４
へ入力し、立下りで出力２３９を論理レベル
「０」から「１」へと変化させ通常のカウントア
ツプ動作をする。このときＮＲゲート２２０の
出力２５１は論理レベル「１」となり、次の128
Hz信号２３２の間引き時期の検出まで出力を保持
する。その動作は表−２のデータからもあきらか
なようにＦ／Ｆ２１４〜２１６の出力２３９〜２
４１が全て論理レベル「１」のとき、Ｆ／Ｆ２１
４〜２１５の出力２３９〜２４０、及びＦ／Ｆ２
１７の出力２４２が全て論理レベル「０」のとき
にＮＲゲート２２０の出力２５１が論理レベル
「０」となり、このデータがＦ／Ｆ２０１〜２０
３で128Hz信号２３２によりシフトされていき、
Ｆ／Ｆ２０１の出力２３４、及びＦ／Ｆ２０３の
出力２３６が論理レベル「０」のときに128Hz信
号２３２が１発間引きされることになる。従つて
表−２のデータからは第３図Ａのタイミング線図
に示す通り128Hz信号２３２に於いて13発中３発
が間引かれていることがわかる。これはＲゲー
ト２３１の出力２４８が論理レベル「１」のとき
で、表−１の1/10秒桁カウンタの出力データ、及
びＲゲート２３１の出力２４８から１秒間に８
回発生する。従つて１秒間に於いては３発×８回
＝24発間引かれることになる。 また同様にして表−３の真理値表を参考にして
分周器からの128Hz信号２３２の間引き方法をみ
ると、第３図Ｂのタイミング線図に示す通り128
Hz信号２３２に於いて12発中２発が間引かれてい
ることがわかる。これはＲゲート２３１の出力
２４８が論理レベル「０」のときで、表−１の1/
１０秒桁カウンタの出力データ、及びＲゲート２
３１の出力２４８から１秒間に２回発生する。従
つて１秒間には２発×２回＝４発間引きされる。
これを先程の24発間引き数と合わせると24発＋４
発＝28発となり、128Hz信号２３２の１秒間128発
から合計28発間引かれストツプウオツチ用のクロ
ツク信号２３８が１秒間に100発、つまり100Hz信
号を形成していることになる。また２４３はスト
ツプウオツチ用クロツク10Hz信号であり、２４９
は１Hz信号である。 以上から従来の方法によるストツプウオツチ用
クロツク100Hz信号の形成回路に於いては、128Hz
信号を間引くための制御回路が複雑であること、
それに伴い動作タイミングも非常にわかりにくい
回路構成になつていること、第３図Ｂからもあき
らかなように128Hz信号が等間隔的に間引かれな
いことなどの欠点を有していた。 本発明はかかる欠点を除去したもので、その目
的は128Hz信号を間引くための制御回路の構成を
簡略化することにより、従来よりわかり易い動作
にすること、それに伴い使用トランジスタの低減
をはかること、間引く信号の位置を極力等間隔に
することである。 以下実施例に基づいて本発明を詳しく説明す
る。まず第４図に於いてインバータ４０１、Ｎ
Ｒゲート４０２、ANDゲート４０３、及び４０
４、インバータ４０５、Ｆ／Ｆ４０６は128Hzの
分周信号４３２から１秒間に28発間引くための制
御回路、Ｆ／Ｆ４１２〜４１５は1/100秒桁で10
進数の「０」〜「９」を計数する。10進カウン
タ、インバータ４１６、ANDゲート４１７、及
び４１８、ＮＲゲート４１９は1/100秒桁のデ
ータよりある状態（後述）を検出するゲート群、
Ｆ／Ｆ４２６〜４２９は1/10秒桁で10進数の
「０」〜「９」を計数する10進カウンタ、そして
NANDゲート４３０は1/10秒桁のカウントデー
タから10進数で「３」、及び「７」を、インバー
タ４３１は「０」〜「２」、「４」〜「６」、及び
「８」〜「９」を検出するゲートである。次に1/1
０秒桁のＦ／Ｆ４２６〜４２９のカウントデータ、
及びNANDゲート４３０、インバータ４３１の
出力真理値を次の表−４に示す。

【表】 また1/100秒桁のＦ／Ｆ４１２〜４１５のカウ
ントデータ、及びこれらのデータから10進数で
「１」、「５」、「９」を検出するANDゲート４１
７、及び４１８、ＮＲゲート４１９の出力真理
値を表−５に、10進数で「３」、「７」を検出する
それらの出力真理値を表−６に示す。つまり表−
５のデータはNANDゲート４３０の出力４４７
が論理レベル「１」、表−６のデータは論理レベ
ル「０」のときのものである。

【表】

【表】 この表−５の真理値表を参考にして分周器から
の128Hz信号４３２からストツプウオツチ用のク
ロツク100Hz信号４３５がどのように形成される
かを説明する。説明をわかり易くするためにカウ
ンタのリセツト信号４３３に論理レベル「０」の
電位を瞬時に与え、Ｆ／Ｆ４１２〜４１５、及び
Ｆ／Ｆ４２６〜４２９の出力４３８〜４４１，４
４３〜４４６が全て論理レベル「０」とする。こ
の状態に於いて128Hz信号４３２の１発目（第５
図Ａの432信号が１のとき）が入ると、初期状態
に於いてＦ／Ｆ４１２〜４１５の出力４３８〜４
４１が全て論理レベル「０」となつていたのでＮ
ＯＲゲート４１９の出力４５１が論理レベル
「１」であり、Ｆ／Ｆ４０６がリセツト状態にあ
るのでインバータ４０５の出力４３７は論理レベ
ル「０」である。従つてANDゲート４０３の出
力は論理レベル「０」であるがANDゲート４０
４は形成され128Hz信号４３２に同期した出力信
号４３５（第５図Ａの435信号が１のとき）が発
生する。更にこの信号はＦ／Ｆ４１２へ入力し、
立下りで出力４３８を論理レベル「０」から
「１」へと変化させ通常のカウントアツプ動作を
する。ここでＦ／Ｆ４１２〜４１５のカウンタの
カウントアツプが一つ進み表−５の計数値１の状
態となる。次に128Hz信号４３２の２発目（第５
図Ａの432信号が２のとき）が入ると、ＮＲ４
１９の出力４５１が論理レベル「０」のために
Ｆ／Ｆ４０６がリセツト解除され、128Hz信号４
３２の２発目の信号の立下りでインバータ４０５
の出力４３７は論理レベル「０」から「１」へ変
化する。（第５図Ａの437信号参照）このため
ANDゲート４０４の出力は論理レベル「０」で
あるがANDゲート４０３は形成され128Hz信号４
３２の３発目（第５図Ａの432信号が３のとき）
が入力したところで出力信号４３５（第５図Ａの
435信号が２のとき）が発生する。同様にして
Ｆ／Ｆ４１２〜４１５のカウンタのカウントアツ
プが進み表−５の計数値２〜９へと順次移行して
いく。この結果Ｆ／Ｆ４１２の出力４３８が論理
レベル「１」、及びＦ／Ｆ４１３の出力４３９が
論理レベル「０」のとき、つまりＮＲ４１９の
出力４５１が論理レベル「０」でANDゲート４
０４が形成されないときに128Hz信号４３２から
１発パルスが間引かれることになる。従つて第５
図Ａのタイミング線図からもあきらかなように
128Hz信号４３２の13発のうち３発パルスが間引
かれ10発のパルス数となつている。これは
NANDゲート４３０の出力４４７が論理レベル
「１」のときで、表−４の1/10秒桁カウンタの
Ｆ／Ｆ４２６，４２７の出力４４３，４４４、及
びNANDゲート４３０の出力４４７から１秒間
に８回発生する。従つて１秒間に於いては３発×
８回＝24発間引かれることになる。 また同様にして表−６の真理値表を参考にして
128Hz信号４３２からの間引き方法を説明する。 まずNANDゲート４３０の出力４４７の論理
レベル「０」のために1/100秒桁のカウンタを構
成するＦ／Ｆ４１２，４１３の出力４３８，４３
９がいかなる状態に於いてもANDゲート４１７
は形成されずその出力は論理レベル「０」である
この状態に於いて128Hz信号４３２の１発目（第
５図Ｂの432信号が１のとき）が入ると、初期状
態に於いてＦ／Ｆ４１２，４１３の出力４３８，
４３９が共に論理レベル「０」のためＮＲゲー
ト４１９の出力４５１が論理レベル「１」とな
り、Ｆ／Ｆ４０６がリセツトされインバータ４０
５の出力４３７は論理レベル「０」となる。従つ
てANDゲート４０３は形成されず出力は論理レ
ベル「０」となるが、ANDゲート４０４は形成
され128Hz信号４３２に同期した出力信号４３５
が発生する。（第５図Ｂの435信号が１のとき）更
にこの信号はＦ／Ｆ４１２へ入力し、立下りで出
力４３８を論理レベル「０」から「１」へと変化
させ通常のカウントアツプ動作をする。ここで
Ｆ／Ｆ４１２〜４１５のカウンタのカウントアツ
プが一つ進み表−６の計数値１の状態となる。こ
の動作はＦ／Ｆ４１２，４１３の出力４３８，４
３９が共に論理レベル「１」になるまで続く。
（第５図Ｂの435信号が１、２、３のとき）次に
Ｆ／Ｆ４１２，４１３の出力４３８，４３９が論
理レベル「１」になるとANDゲート４１８が形
成され、その出力が論理レベル「１」になるため
ＮＲ４１９の出力４５１が論理レベル「０」と
なる。これによりANDゲート４０４の出力は論
理レベル「０」となり、128Hz信号４３２の１パ
ルスが間引きされる。（第５図Ｂの432信号４のと
き）。即ち出力４５１が「０」レベルとなつたと
き減数がおこなわれるので、出力４５１の「０」
レベル信号が実質的に減数信号となつている。 このような動作Ｆ／Ｆ４１２，４１３の出力４
３８，４３９のデータにより行ない、結果的には
第５図Ｂの如く128Hz信号４３２の12発のうち２
発のパルスが間引かれ10発のパルス数となる。こ
れはNANDゲート４３０の出力４４７が論理レ
ベル「０」のときで、表−４の1/10秒桁カウンタ
のＦ／Ｆ４２６，４２７の出力４４３，４４４、
及びNANDゲート４３０の出力４４７から１秒
間に２回発生する。従つて１秒間に於いては２発
×２回＝４発間引かれることになる。これを先程
の24発間引き数と合計すると28発となり、１秒間
に於いて128発−28発＝100発となり、ストツプウ
オツチ用のクロツク100Hz信号を形成している。
尚、本実施例では１秒に減数する数だけの減数信
号を出力するゲート回路として、ゲート４３０，
４１７，４１８，４１９、インバータ４１６，４
３１が用いられ、また選択回路としてゲート４０
２，４０３，４０４が用いられている。 このように本発明に於いては、128Hz信号から、
28発のパルスを間引くための制御回路の構成が簡
単になつたこと、制御回路の動作がわかり易くな
つたこと、使用トランジスタの低減が可能になつ
たこと、128Hz信号から間引くパルスの位置を極
力等間隔にできることなどの効果を得ている。 また本発明は電子時計に限らずストツプウオツ
チ機能を有する電子ゲーム器、電子カメラ、電子
卓上計算器などに応用できるものである。

【図面の簡単な説明】

第１図……電子時計の全体ブロツク図、第２図
……従来のストツプウオツチ用クロツクの形成回
路図。第３図……従来のストツプウオツチ用クロ
ツク形成回路に於ける動作タイミング線図。第４
図……本発明のストツプウオツチ用クロツクの形
成回路図。第５図……本発明のストツプウオツチ
用クロツクの形成回路に於ける動作タイミング線
図。

Claims (1)

1. 【特許請求の範囲】 １ 1/100秒カウンタと、該1/100秒カウンタの出
   力信号を計数する1/10秒カウンタとを備えるとと
   もに、（100＋α）Hzの基準信号に基づいて100Hz
   信号を形成する減数回路を備えた電子時計のスト
   ツプウオツチ用クロツク形成回路において、 前記減数回路は、 前記1/100秒カウンタと1/10秒カウンタを構成
   するフリツプフロツプの特定の出力端子から出力
   される信号に基づいて１秒間にα回減数信号を発
   生するゲート回路と、 前記基準信号を1/2分周するとともに前記ゲー
   ト回路の出力に接続されるリセツト端子を備え前
   記ゲート回路の出力に減数信号が出力されていな
   いときリセツトされている減数用フリツプフロツ
   プと、 前記基準信号と前記ゲート回路の出力と前記減
   数用フリツプフロツプの出力とが入力され、前記
   ゲート回路から減数信号が出力されていないとき
   前記基準信号を前記1/100秒カウンタに通過し、
   前記ゲート回路から減数信号が出力されたとき前
   記減数用フリツプフロツプのリセツト解除がされ
   次の基準信号で前記減数用フリツプフロツプの出
   力を反転させるとともに該反転出力に基づいて前
   記減数用フリツプフロツプに入力された基準信号
   の次の基準信号を1/100秒カウンタに通過する選
   択回路４０２，４０３，４０４とを備えてなるこ
   とを特徴とする電子時計のストツプウオツチ用ク
   ロツク形成回路。