JPH0130239B2 - - Google Patents

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JPH0130239B2
JPH0130239B2 JP58170034A JP17003483A JPH0130239B2 JP H0130239 B2 JPH0130239 B2 JP H0130239B2 JP 58170034 A JP58170034 A JP 58170034A JP 17003483 A JP17003483 A JP 17003483A JP H0130239 B2 JPH0130239 B2 JP H0130239B2
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JP
Japan
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magnetic bubble
data
cpu
loop
page
Prior art date
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JP58170034A
Other languages
Japanese (ja)
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JPS6061982A (en
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Katsunori Tanaka
Takenori Iida
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH0130239B2 publication Critical patent/JPH0130239B2/ja
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、磁気バブル記憶素子を複数個備える
磁気バブル記憶装置に関する。
DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a magnetic bubble storage device including a plurality of magnetic bubble storage elements.

従来技術と問題点 メジヤー・マイナーループを持つ磁気バブル記
憶素子は第1図に示すように多数のマイナールー
プ11,12,……1nとメジヤーループを備え
る。本例ではメジヤーループはバブル発生器23
に接続される書込みライン21とバブル検出器2
4に接続される読出しライン22からなる。これ
らはバブルチツプ上に形成され、該チツプにはバ
イアス磁界を加える永久磁石、駆動磁界を発生す
るコイルなどが配設されて磁気バブル記憶素子
(デバイス)となる。
Prior Art and Problems As shown in FIG. 1, a magnetic bubble storage element having major and minor loops includes a large number of minor loops 11, 12, . . . 1n and a major loop. In this example, the major loop is the bubble generator 23
write line 21 and bubble detector 2 connected to
It consists of a readout line 22 connected to 4. These are formed on a bubble chip, and a permanent magnet for applying a bias magnetic field, a coil for generating a driving magnetic field, etc. are arranged on the chip to form a magnetic bubble memory element (device).

磁気バブル記憶素子は中央処理装置CPUの外
部記憶装置として用いられるので、コントローラ
を介して該CPUと接続され、そして従来は磁気
バブル素子が1個該コントローラを介してCPU
へ接続されるのが普通であつた。しかし磁気バブ
ル記憶素子はCPUと比べると動作速度が遅く、
この点を改善すべく磁気バブル記憶素子を複数個
(N個)並列に接続することが考えられている。
第2図はかゝるメモリシステムの構成を示し、3
1〜3NはN個の磁気バブル記憶素子、41はホ
ストシステムCPUである。42は書込み手段、
43は読出手段で、これらはバブルコントローラ
の一部である。
Since the magnetic bubble storage element is used as an external storage device for the central processing unit CPU, it is connected to the CPU through the controller, and conventionally, one magnetic bubble storage element is connected to the CPU through the controller.
It was common to be connected to However, the operating speed of magnetic bubble memory elements is slower than that of CPUs.
In order to improve this point, it has been considered to connect a plurality (N) of magnetic bubble memory elements in parallel.
Figure 2 shows the configuration of such a memory system.
1 to 3N are N magnetic bubble storage elements, and 41 is a host system CPU. 42 is a writing means;
43 is a reading means, which is a part of the bubble controller.

磁気バブル記憶素子が1個用いられる場合の書
込み動作は次の如くである。読込みデータは
CPUから8ビツトまたは16ビツト(1バイトま
たは2バイト)並列で転送され、これを直列に直
して第1図で言えばバブル発生器23を該データ
に従つて8回または16回バブル発生または非発生
動作させ、8または16ビツトのバブル列を書込み
ライン21に送出し、CPUから送られる次の8
ビツトまたは16ビツトについても同様処理しバブ
ルが書込みライン21に揃つた所で各マイナール
ープへ一斉に移され、こうして磁気バブル記憶素
子へ書込みが行なわれる。鎖線25上の〇印位置
(多数あるが1つのみ示す)が同時書込みされる
位置で、ページと呼ばれる。従つて1頁の字数と
でもいうべきページ内ビツト数はマイナーループ
の本数と等しく、これは例えば64バイトある。各
マイナーループ内のビツト数(転播パターン数)
は、本の頁数に相当する。CPUからのデータが
8ビツトまたは16ビツト単位とすると、その64回
または32回分のデータが伝送される都度直列信号
に変換され、こうして64バイトのバブルが書込み
ライン21上に揃つた所で一斉にマイナーループ
11〜1nに移され、1頁の書込みが終了する。
まだデータがあればそれは次頁に書込まれ、そし
て書込むべき頁はCPUから指定する。
The write operation when one magnetic bubble storage element is used is as follows. The read data is
8 bits or 16 bits (1 byte or 2 bytes) are transferred from the CPU in parallel, and when they are serialized, the bubble generator 23 in FIG. The generation operation sends a string of 8 or 16 bit bubbles to the write line 21 and the next 8 bits sent from the CPU.
The same process is performed for bits or 16 bits, and when the bubbles are aligned on the write line 21, they are transferred to each minor loop all at once, and thus written to the magnetic bubble memory element. The ◯ mark position (there are many, but only one is shown) on the chain line 25 is a position where simultaneous writing is performed and is called a page. Therefore, the number of bits in a page, which can be called the number of characters on one page, is equal to the number of minor loops, which is, for example, 64 bytes. Number of bits in each minor loop (number of propagation patterns)
corresponds to the number of pages in a book. If the data from the CPU is in 8-bit or 16-bit units, the data for 64 or 32 times is converted into a serial signal each time it is transmitted, and when the 64-byte bubbles are aligned on the write line 21, they are all transmitted at once. The process moves to minor loops 11 to 1n, and writing of one page is completed.
If there is still data, it is written to the next page, and the page to be written is specified by the CPU.

磁気バブル記憶素子(デバイス)を複数(N)
個並列に用いるメモリシステムでは第1図のマイ
ナーループをN倍増設したように扱い、64バイ
ト/ページのデバイスなら64Nバイト/ページの
デバイスとなる。従つて前記CPUから64N回ま
たは32N回伝送したデータを一度にマイナールー
プへ格納することができ、またCPUからのデー
タをビツト毎に各デバイスへ振り分けるのでデバ
イスを等価的に高速化することができる。例えば
CPUからのデータが8ビツト単位でデバイス数
Nは8とすると、CPUからデータが送られる毎
にそれを1ビツトずつ8個のデバイスへ割当てて
しまうので、デバイス動作速度は等価的に8倍に
なる。
Multiple (N) magnetic bubble memory elements (devices)
In a memory system used in parallel, the minor loop in Figure 1 is treated as if it were multiplied by N times, and a 64-byte/page device becomes a 64N-byte/page device. Therefore, the data transmitted from the CPU 64N or 32N times can be stored in the minor loop at once, and since the data from the CPU is distributed bit by bit to each device, it is possible to equivalently speed up the device. . for example
If the data from the CPU is in 8-bit units and the number of devices N is 8, each time data is sent from the CPU, it is assigned to 8 devices, 1 bit at a time, so the device operating speed is equivalently increased by 8 times. Become.

しかし複数のデバイスを並列に扱う従来方式で
はページ内字数が大になり、データブロツクが大
容量である場合はよいとしても、小容量データの
扱いが困る。即ちアクセスはページ単位であるか
ら、小容量データを書込もうとすると多数の空き
が生じる。また読出したいデータはあるページの
ある部分のみということがよく生じ、この場合は
1ページ全体を読出して必要部分のみ抽出すると
いつた操作が必要になり、無駄が多い。
However, in the conventional method that handles multiple devices in parallel, the number of characters in a page becomes large, and although it is fine when the data block has a large capacity, it is difficult to handle small capacity data. That is, since access is in page units, when attempting to write a small amount of data, a large number of empty spaces occur. Furthermore, it often happens that the data that is desired to be read is only a certain part of a certain page, and in this case, operations such as reading out the entire page and extracting only the necessary part are required, which is wasteful.

磁気バブルメモリ素子は多数のマイナーループ
を備えるので該マイナーループの1つ、2つが欠
陥ループで使用できないというケースが発生しが
ちであり、これを救うべくマイナーループを多少
多目に製作しておき、欠陥ループがあればそれは
予備ループに切換えて使用するようにしている。
かゝるデバイスではマイナーループのどれが欠陥
ループかを示す情報を、また別のマイナーループ
(ブートループ)に格納しておき、メモリシステ
ムの動作に当つてブートループより欠陥ループ情
報を読取り、それに従つて書込み、読取りデータ
の調整をする。動作中に新たに欠陥ループが発生
した場合は当該デバイスのブートループの欠陥ル
ープ情報を更新する。このような処理の際は複数
デバイスに跨るページ全体のデータを読取り書込
みする必要はなく、当該デバイスに対してのみそ
れを行なえばよい。
Since the magnetic bubble memory element has a large number of minor loops, cases tend to occur in which one or two of the minor loops are defective and cannot be used. If there is a defective loop, it is switched to a spare loop and used.
In such devices, information indicating which of the minor loops is defective is stored in another minor loop (boot loop), and when the memory system operates, the defect loop information is read from the boot loop and Therefore, write and read data are adjusted. If a new defective loop occurs during operation, the defective loop information of the boot loop of the device is updated. In such processing, there is no need to read and write data for the entire page across multiple devices, and it is only necessary to read and write data for the device in question.

発明の目的 本発明はかゝる点に鑑みてなされたもので、磁
気バブルメモリ記憶素子の個々に所望期間アクセ
ス可能にしようとするものである。
OBJECTS OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and it is an object of the present invention to make each magnetic bubble memory storage element accessible for a desired period of time.

発明の構成 本発明は磁気バブル情報の書込手段と、磁気バ
ブル情報の読出手段と、メジヤー・マイナールー
プを持つ磁気バブル記憶素子の複数個とを備え、
これらの磁気バブル記憶素子は前記書込手段また
は読出手段により同期して同時にアクセスされる
磁気バブル記憶装置において、前記磁気バブル記
憶素子の任意のもののみに任意の期間中、書込み
または読出しを行なう制御手段を設けたことを特
徴とするが、次に実施例を参照しながらこれを説
明する。
Structure of the Invention The present invention includes a magnetic bubble information writing means, a magnetic bubble information reading means, and a plurality of magnetic bubble storage elements having a major/minor loop.
In a magnetic bubble storage device in which these magnetic bubble storage elements are synchronously and simultaneously accessed by the writing means or the reading means, control is provided to write or read only to any one of the magnetic bubble storage elements during an arbitrary period. The present invention is characterized by the provision of means, which will be explained next with reference to embodiments.

発明の実施例 第3図は本発明の実施例を示し、第2図と同じ
部分には同じ符号が付されている。第2図と比べ
れば明らかなように本発明では書込み手段42、
読出し手段43と磁気バブル記憶素子31〜3N
との間に制御手段45を設け、記憶素子31〜3
Nを個々にもアクセス可能とする。制御手段45
の書込み系の具体例を第4図に示す。51〜5
N,61〜6NはN個のオアゲート、70はゲー
ト切換制御回路(デコーダ)である。1〜
GeNは各デバイスのバブル発生器を書込みデー
タに従つて制御する信号、は同様に各デバイ
スのバブル発生器をスワツプデータに従つて制御
する信号、S/Pはデバイス31〜3Nを並列
(従来方式)または直列(任意の1つにのみアク
セス)に切換制御する信号、SEL1〜SELMはデ
バイスの1つを選択する信号である。N,Mには
2M=Nの関係がある。1〜OGeN,1
〜はオアゲートの出力である。第5図は
これらの信号のタイムチヤートである。
Embodiment of the Invention FIG. 3 shows an embodiment of the invention, in which the same parts as in FIG. 2 are given the same reference numerals. As is clear from a comparison with FIG. 2, in the present invention, the writing means 42,
Reading means 43 and magnetic bubble storage elements 31 to 3N
A control means 45 is provided between the memory elements 31 to 3.
N can also be accessed individually. Control means 45
A specific example of the writing system is shown in FIG. 51-5
N, 61 to 6N are N OR gates, and 70 is a gate switching control circuit (decoder). 1~
GeN is a signal that controls the bubble generator of each device according to write data, and GeN is a signal that similarly controls the bubble generator of each device according to swap data. S/P is a signal that connects devices 31 to 3N in parallel (conventional method) Alternatively, signals SEL1 to SELM are signals for controlling switching in series (accessing only one of the devices), and are signals for selecting one of the devices. For N and M
2 There is a relationship of M = N. 1~OGeN,1
~ is the output of the OR gate. FIG. 5 is a time chart of these signals.

第5図を参照しながら第4図の回路の動作を説
明するに、切換信号S/Pが並列を指示するL
(ロー)レベルであると制御回路70の出力は全
てLレベルであり、出力1〜,
1〜は入力1〜,1〜

に等しい。この場合の書込み動作は前述の通りで
あり、8ビツト又は16ビツト単位でCPU41か
ら送られるデータはビツト毎に各デバイスへ割振
られ、各デバイス当りでは直列信号に変換され、
ページ単位で各デバイスのマイナーループへ書込
まれる。次に切換信号S/Pを直列を指示するH
(ハイ)レベルにすると、信号SEL1〜SELMで
選択された1つのデバイスのゲート例えばオアゲ
ート51,61に対する選択出力S1のみH、残
りの出力S2〜SNはLになり、ゲート51,6
1を開いてゲート52〜5N,62〜6Nを閉じ
る。こうして選択信号SEL1〜SELMで選択した
デバイス31にのみ書込みを行なうことができ
る。
To explain the operation of the circuit shown in FIG. 4 with reference to FIG. 5, the switching signal S/P indicates parallel L
(Low) level, the outputs of the control circuit 70 are all L level, and outputs 1 to ,
1~ is input 1~, 1~

be equivalent to. The write operation in this case is as described above, and the data sent from the CPU 41 in 8-bit or 16-bit units is allocated to each device bit by bit, and converted into a serial signal for each device.
Pages are written to each device's minor loop. Next, H instructs the switching signal S/P to be serial.
(high) level, only the selection output S1 for the gate of one device selected by the signals SEL1 to SELM, for example, OR gates 51 and 61 becomes H, and the remaining outputs S2 to SN become L, and the gates 51 and 6
1 is opened and gates 52 to 5N and 62 to 6N are closed. In this way, writing can be performed only to the device 31 selected by the selection signals SEL1 to SELM.

勿論この場合CPU41からの書込みデータは
制御信号1にのみ与える。従つてデバイスが
1つのメモリシステムと同様になり、CPU41
からの8ビツト又は16ビツト単位の書込みデータ
は全て直列に変換され、それが制御信号1と
なる。CPUからの書込みデータを1〜に
分配する、あるいは1〜の1つに与える、
等の制御は書込み手段42で行なう。
Of course, in this case, the write data from the CPU 41 is applied only to the control signal 1. Therefore, the device is similar to a single memory system, and the CPU 41
The write data in units of 8 bits or 16 bits is all converted into serial data, which becomes the control signal 1. Distribute write data from the CPU to 1~, or give it to one of 1~,
These controls are performed by the writing means 42.

読出しは選択したデバイスの1つのみ読出し動
作を行ない、当該デバイスの読出しデータが制御
手段45を通つて読出し手段43に入力し、8ビ
ツトまたは16ビツト単位でホストシステムへ転送
される。
For reading, only one of the selected devices is read, and the read data of the selected device is inputted to the reading means 43 through the control means 45 and transferred to the host system in units of 8 bits or 16 bits.

発明の効果 以上説明したことから明らかなように、本発明
によれば磁気バブル記憶素子をN個並設したメモ
リシステムをN倍されたページ内字数を持つバブ
ルメモリシステムとして、またその磁気バブル記
憶素子の任意のもの単独に任意の期間アクセス可
能なメモリシステムとして動作させることがで
き、甚だ有効である。
Effects of the Invention As is clear from the above explanation, according to the present invention, a memory system in which N magnetic bubble memory elements are arranged in parallel can be used as a bubble memory system with N times the number of characters in a page, and the magnetic bubble memory Any one of the elements can be operated as a memory system that can be accessed independently for any period of time, which is extremely effective.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はメジヤー・マイナーループの磁気バブ
ル記憶素子の概要を示す説明図、第2図は複数個
の磁気バブル記憶素子を持つメモリシステムの従
来例を示すブロツク図、第3図は本発明の実施例
を示すブロツク図、第4図は第3図の一部の具体
例を示す回路図、第5図は動作説明用のタイムチ
ヤートである。 図面で42は書込み手段、43は読出し手段、
11〜1nはマイナーループ、21,22はメジ
ヤーループ、31〜3Nは磁気バブル記憶素子、
45は制御手段である。
Fig. 1 is an explanatory diagram showing an overview of a major-minor loop magnetic bubble storage element, Fig. 2 is a block diagram showing a conventional example of a memory system having a plurality of magnetic bubble storage elements, and Fig. 3 is an explanatory diagram showing an outline of a major-minor loop magnetic bubble storage element. FIG. 4 is a block diagram showing an embodiment, FIG. 4 is a circuit diagram showing a specific example of a part of FIG. 3, and FIG. 5 is a time chart for explaining the operation. In the drawing, 42 is a writing means, 43 is a reading means,
11 to 1n are minor loops, 21 and 22 are major loops, 31 to 3N are magnetic bubble storage elements,
45 is a control means.

Claims (1)

【特許請求の範囲】[Claims] 1 磁気バブル情報の書込手段と、磁気バブル情
報の読出手段と、メジヤー・マイナーループを持
つ磁気バブル記憶素子の複数個とを備え、これら
の磁気バブル記憶素子は前記書込手段または読出
手段により同期して同時にアクセスされる磁気バ
ブル記憶装置において、前記磁気バブル記憶素子
の任意のもののみに任意の期間中、書込みまたは
読出しを行なう制御手段を設けたことを特徴とす
る磁気バブル記憶装置。
1. Comprising a magnetic bubble information writing means, a magnetic bubble information reading means, and a plurality of magnetic bubble storage elements having major/minor loops, these magnetic bubble storage elements can be read by the writing means or the reading means. 1. A magnetic bubble storage device accessed synchronously and simultaneously, characterized in that a control means is provided for writing or reading only to any one of the magnetic bubble storage elements during a given period.
JP58170034A 1983-09-14 1983-09-14 Magnetic bubble memory Granted JPS6061982A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58170034A JPS6061982A (en) 1983-09-14 1983-09-14 Magnetic bubble memory

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JP58170034A JPS6061982A (en) 1983-09-14 1983-09-14 Magnetic bubble memory

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Publication Number Publication Date
JPS6061982A JPS6061982A (en) 1985-04-09
JPH0130239B2 true JPH0130239B2 (en) 1989-06-16

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Family Cites Families (6)

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Also Published As

Publication number Publication date
JPS6061982A (en) 1985-04-09

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