JPH0130239B2 - - Google Patents
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- Publication number
- JPH0130239B2 JPH0130239B2 JP58170034A JP17003483A JPH0130239B2 JP H0130239 B2 JPH0130239 B2 JP H0130239B2 JP 58170034 A JP58170034 A JP 58170034A JP 17003483 A JP17003483 A JP 17003483A JP H0130239 B2 JPH0130239 B2 JP H0130239B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic bubble
- data
- cpu
- loop
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、磁気バブル記憶素子を複数個備える
磁気バブル記憶装置に関する。
磁気バブル記憶装置に関する。
従来技術と問題点
メジヤー・マイナーループを持つ磁気バブル記
憶素子は第１図に示すように多数のマイナールー
プ１１，１２，……１ｎとメジヤーループを備え
る。本例ではメジヤーループはバブル発生器２３
に接続される書込みライン２１とバブル検出器２
４に接続される読出しライン２２からなる。これ
らはバブルチツプ上に形成され、該チツプにはバ
イアス磁界を加える永久磁石、駆動磁界を発生す
るコイルなどが配設されて磁気バブル記憶素子
（デバイス）となる。
憶素子は第１図に示すように多数のマイナールー
プ１１，１２，……１ｎとメジヤーループを備え
る。本例ではメジヤーループはバブル発生器２３
に接続される書込みライン２１とバブル検出器２
４に接続される読出しライン２２からなる。これ
らはバブルチツプ上に形成され、該チツプにはバ
イアス磁界を加える永久磁石、駆動磁界を発生す
るコイルなどが配設されて磁気バブル記憶素子
（デバイス）となる。
磁気バブル記憶素子は中央処理装置CPUの外
部記憶装置として用いられるので、コントローラ
を介して該CPUと接続され、そして従来は磁気
バブル素子が１個該コントローラを介してCPU
へ接続されるのが普通であつた。しかし磁気バブ
ル記憶素子はCPUと比べると動作速度が遅く、
この点を改善すべく磁気バブル記憶素子を複数個
（Ｎ個）並列に接続することが考えられている。
第２図はかゝるメモリシステムの構成を示し、３
１〜３ＮはＮ個の磁気バブル記憶素子、４１はホ
ストシステムCPUである。４２は書込み手段、
４３は読出手段で、これらはバブルコントローラ
の一部である。
部記憶装置として用いられるので、コントローラ
を介して該CPUと接続され、そして従来は磁気
バブル素子が１個該コントローラを介してCPU
へ接続されるのが普通であつた。しかし磁気バブ
ル記憶素子はCPUと比べると動作速度が遅く、
この点を改善すべく磁気バブル記憶素子を複数個
（Ｎ個）並列に接続することが考えられている。
第２図はかゝるメモリシステムの構成を示し、３
１〜３ＮはＮ個の磁気バブル記憶素子、４１はホ
ストシステムCPUである。４２は書込み手段、
４３は読出手段で、これらはバブルコントローラ
の一部である。
磁気バブル記憶素子が１個用いられる場合の書
込み動作は次の如くである。読込みデータは
CPUから８ビツトまたは16ビツト（１バイトま
たは２バイト）並列で転送され、これを直列に直
して第１図で言えばバブル発生器２３を該データ
に従つて８回または16回バブル発生または非発生
動作させ、８または16ビツトのバブル列を書込み
ライン２１に送出し、CPUから送られる次の８
ビツトまたは16ビツトについても同様処理しバブ
ルが書込みライン２１に揃つた所で各マイナール
ープへ一斉に移され、こうして磁気バブル記憶素
子へ書込みが行なわれる。鎖線２５上の〇印位置
（多数あるが１つのみ示す）が同時書込みされる
位置で、ページと呼ばれる。従つて１頁の字数と
でもいうべきページ内ビツト数はマイナーループ
の本数と等しく、これは例えば64バイトある。各
マイナーループ内のビツト数（転播パターン数）
は、本の頁数に相当する。CPUからのデータが
８ビツトまたは16ビツト単位とすると、その64回
または32回分のデータが伝送される都度直列信号
に変換され、こうして64バイトのバブルが書込み
ライン２１上に揃つた所で一斉にマイナーループ
１１〜１ｎに移され、１頁の書込みが終了する。
まだデータがあればそれは次頁に書込まれ、そし
て書込むべき頁はCPUから指定する。
込み動作は次の如くである。読込みデータは
CPUから８ビツトまたは16ビツト（１バイトま
たは２バイト）並列で転送され、これを直列に直
して第１図で言えばバブル発生器２３を該データ
に従つて８回または16回バブル発生または非発生
動作させ、８または16ビツトのバブル列を書込み
ライン２１に送出し、CPUから送られる次の８
ビツトまたは16ビツトについても同様処理しバブ
ルが書込みライン２１に揃つた所で各マイナール
ープへ一斉に移され、こうして磁気バブル記憶素
子へ書込みが行なわれる。鎖線２５上の〇印位置
（多数あるが１つのみ示す）が同時書込みされる
位置で、ページと呼ばれる。従つて１頁の字数と
でもいうべきページ内ビツト数はマイナーループ
の本数と等しく、これは例えば64バイトある。各
マイナーループ内のビツト数（転播パターン数）
は、本の頁数に相当する。CPUからのデータが
８ビツトまたは16ビツト単位とすると、その64回
または32回分のデータが伝送される都度直列信号
に変換され、こうして64バイトのバブルが書込み
ライン２１上に揃つた所で一斉にマイナーループ
１１〜１ｎに移され、１頁の書込みが終了する。
まだデータがあればそれは次頁に書込まれ、そし
て書込むべき頁はCPUから指定する。
磁気バブル記憶素子（デバイス）を複数（Ｎ）
個並列に用いるメモリシステムでは第１図のマイ
ナーループをＮ倍増設したように扱い、64バイ
ト／ページのデバイスなら64Nバイト／ページの
デバイスとなる。従つて前記CPUから64N回ま
たは32N回伝送したデータを一度にマイナールー
プへ格納することができ、またCPUからのデー
タをビツト毎に各デバイスへ振り分けるのでデバ
イスを等価的に高速化することができる。例えば
CPUからのデータが８ビツト単位でデバイス数
Ｎは８とすると、CPUからデータが送られる毎
にそれを１ビツトずつ８個のデバイスへ割当てて
しまうので、デバイス動作速度は等価的に８倍に
なる。
個並列に用いるメモリシステムでは第１図のマイ
ナーループをＮ倍増設したように扱い、64バイ
ト／ページのデバイスなら64Nバイト／ページの
デバイスとなる。従つて前記CPUから64N回ま
たは32N回伝送したデータを一度にマイナールー
プへ格納することができ、またCPUからのデー
タをビツト毎に各デバイスへ振り分けるのでデバ
イスを等価的に高速化することができる。例えば
CPUからのデータが８ビツト単位でデバイス数
Ｎは８とすると、CPUからデータが送られる毎
にそれを１ビツトずつ８個のデバイスへ割当てて
しまうので、デバイス動作速度は等価的に８倍に
なる。
しかし複数のデバイスを並列に扱う従来方式で
はページ内字数が大になり、データブロツクが大
容量である場合はよいとしても、小容量データの
扱いが困る。即ちアクセスはページ単位であるか
ら、小容量データを書込もうとすると多数の空き
が生じる。また読出したいデータはあるページの
ある部分のみということがよく生じ、この場合は
１ページ全体を読出して必要部分のみ抽出すると
いつた操作が必要になり、無駄が多い。
はページ内字数が大になり、データブロツクが大
容量である場合はよいとしても、小容量データの
扱いが困る。即ちアクセスはページ単位であるか
ら、小容量データを書込もうとすると多数の空き
が生じる。また読出したいデータはあるページの
ある部分のみということがよく生じ、この場合は
１ページ全体を読出して必要部分のみ抽出すると
いつた操作が必要になり、無駄が多い。
磁気バブルメモリ素子は多数のマイナーループ
を備えるので該マイナーループの１つ、２つが欠
陥ループで使用できないというケースが発生しが
ちであり、これを救うべくマイナーループを多少
多目に製作しておき、欠陥ループがあればそれは
予備ループに切換えて使用するようにしている。
かゝるデバイスではマイナーループのどれが欠陥
ループかを示す情報を、また別のマイナーループ
（ブートループ）に格納しておき、メモリシステ
ムの動作に当つてブートループより欠陥ループ情
報を読取り、それに従つて書込み、読取りデータ
の調整をする。動作中に新たに欠陥ループが発生
した場合は当該デバイスのブートループの欠陥ル
ープ情報を更新する。このような処理の際は複数
デバイスに跨るページ全体のデータを読取り書込
みする必要はなく、当該デバイスに対してのみそ
れを行なえばよい。
を備えるので該マイナーループの１つ、２つが欠
陥ループで使用できないというケースが発生しが
ちであり、これを救うべくマイナーループを多少
多目に製作しておき、欠陥ループがあればそれは
予備ループに切換えて使用するようにしている。
かゝるデバイスではマイナーループのどれが欠陥
ループかを示す情報を、また別のマイナーループ
（ブートループ）に格納しておき、メモリシステ
ムの動作に当つてブートループより欠陥ループ情
報を読取り、それに従つて書込み、読取りデータ
の調整をする。動作中に新たに欠陥ループが発生
した場合は当該デバイスのブートループの欠陥ル
ープ情報を更新する。このような処理の際は複数
デバイスに跨るページ全体のデータを読取り書込
みする必要はなく、当該デバイスに対してのみそ
れを行なえばよい。
発明の目的
本発明はかゝる点に鑑みてなされたもので、磁
気バブルメモリ記憶素子の個々に所望期間アクセ
ス可能にしようとするものである。
気バブルメモリ記憶素子の個々に所望期間アクセ
ス可能にしようとするものである。
発明の構成
本発明は磁気バブル情報の書込手段と、磁気バ
ブル情報の読出手段と、メジヤー・マイナールー
プを持つ磁気バブル記憶素子の複数個とを備え、
これらの磁気バブル記憶素子は前記書込手段また
は読出手段により同期して同時にアクセスされる
磁気バブル記憶装置において、前記磁気バブル記
憶素子の任意のもののみに任意の期間中、書込み
または読出しを行なう制御手段を設けたことを特
徴とするが、次に実施例を参照しながらこれを説
明する。
ブル情報の読出手段と、メジヤー・マイナールー
プを持つ磁気バブル記憶素子の複数個とを備え、
これらの磁気バブル記憶素子は前記書込手段また
は読出手段により同期して同時にアクセスされる
磁気バブル記憶装置において、前記磁気バブル記
憶素子の任意のもののみに任意の期間中、書込み
または読出しを行なう制御手段を設けたことを特
徴とするが、次に実施例を参照しながらこれを説
明する。
発明の実施例
第３図は本発明の実施例を示し、第２図と同じ
部分には同じ符号が付されている。第２図と比べ
れば明らかなように本発明では書込み手段４２、
読出し手段４３と磁気バブル記憶素子３１〜３Ｎ
との間に制御手段４５を設け、記憶素子３１〜３
Ｎを個々にもアクセス可能とする。制御手段４５
の書込み系の具体例を第４図に示す。５１〜５
Ｎ，６１〜６ＮはＮ個のオアゲート、７０はゲー
ト切換制御回路（デコーダ）である。１〜
GeNは各デバイスのバブル発生器を書込みデー
タに従つて制御する信号、は同様に各デバイ
スのバブル発生器をスワツプデータに従つて制御
する信号、Ｓ／Ｐはデバイス３１〜３Ｎを並列
（従来方式）または直列（任意の１つにのみアク
セス）に切換制御する信号、SEL１〜SELMはデ
バイスの１つを選択する信号である。Ｎ，Ｍには
2M＝Ｎの関係がある。１〜OGeN，１
〜はオアゲートの出力である。第５図は
これらの信号のタイムチヤートである。
部分には同じ符号が付されている。第２図と比べ
れば明らかなように本発明では書込み手段４２、
読出し手段４３と磁気バブル記憶素子３１〜３Ｎ
との間に制御手段４５を設け、記憶素子３１〜３
Ｎを個々にもアクセス可能とする。制御手段４５
の書込み系の具体例を第４図に示す。５１〜５
Ｎ，６１〜６ＮはＮ個のオアゲート、７０はゲー
ト切換制御回路（デコーダ）である。１〜
GeNは各デバイスのバブル発生器を書込みデー
タに従つて制御する信号、は同様に各デバイ
スのバブル発生器をスワツプデータに従つて制御
する信号、Ｓ／Ｐはデバイス３１〜３Ｎを並列
（従来方式）または直列（任意の１つにのみアク
セス）に切換制御する信号、SEL１〜SELMはデ
バイスの１つを選択する信号である。Ｎ，Ｍには
2M＝Ｎの関係がある。１〜OGeN，１
〜はオアゲートの出力である。第５図は
これらの信号のタイムチヤートである。
第５図を参照しながら第４図の回路の動作を説
明するに、切換信号Ｓ／Ｐが並列を指示するＬ
（ロー）レベルであると制御回路７０の出力は全
てＬレベルであり、出力１〜，
１〜は入力１〜，１〜
に等しい。この場合の書込み動作は前述の通りで
あり、８ビツト又は16ビツト単位でCPU４１か
ら送られるデータはビツト毎に各デバイスへ割振
られ、各デバイス当りでは直列信号に変換され、
ページ単位で各デバイスのマイナーループへ書込
まれる。次に切換信号Ｓ／Ｐを直列を指示するＨ
（ハイ）レベルにすると、信号SEL１〜SELMで
選択された１つのデバイスのゲート例えばオアゲ
ート５１，６１に対する選択出力Ｓ１のみＨ、残
りの出力Ｓ２〜SNはＬになり、ゲート５１，６
１を開いてゲート５２〜５Ｎ，６２〜６Ｎを閉じ
る。こうして選択信号SEL１〜SELMで選択した
デバイス３１にのみ書込みを行なうことができ
る。
明するに、切換信号Ｓ／Ｐが並列を指示するＬ
（ロー）レベルであると制御回路７０の出力は全
てＬレベルであり、出力１〜，
１〜は入力１〜，１〜
に等しい。この場合の書込み動作は前述の通りで
あり、８ビツト又は16ビツト単位でCPU４１か
ら送られるデータはビツト毎に各デバイスへ割振
られ、各デバイス当りでは直列信号に変換され、
ページ単位で各デバイスのマイナーループへ書込
まれる。次に切換信号Ｓ／Ｐを直列を指示するＨ
（ハイ）レベルにすると、信号SEL１〜SELMで
選択された１つのデバイスのゲート例えばオアゲ
ート５１，６１に対する選択出力Ｓ１のみＨ、残
りの出力Ｓ２〜SNはＬになり、ゲート５１，６
１を開いてゲート５２〜５Ｎ，６２〜６Ｎを閉じ
る。こうして選択信号SEL１〜SELMで選択した
デバイス３１にのみ書込みを行なうことができ
る。
勿論この場合CPU４１からの書込みデータは
制御信号１にのみ与える。従つてデバイスが
１つのメモリシステムと同様になり、CPU４１
からの８ビツト又は16ビツト単位の書込みデータ
は全て直列に変換され、それが制御信号１と
なる。CPUからの書込みデータを１〜に
分配する、あるいは１〜の１つに与える、
等の制御は書込み手段４２で行なう。
制御信号１にのみ与える。従つてデバイスが
１つのメモリシステムと同様になり、CPU４１
からの８ビツト又は16ビツト単位の書込みデータ
は全て直列に変換され、それが制御信号１と
なる。CPUからの書込みデータを１〜に
分配する、あるいは１〜の１つに与える、
等の制御は書込み手段４２で行なう。
読出しは選択したデバイスの１つのみ読出し動
作を行ない、当該デバイスの読出しデータが制御
手段４５を通つて読出し手段４３に入力し、８ビ
ツトまたは16ビツト単位でホストシステムへ転送
される。
作を行ない、当該デバイスの読出しデータが制御
手段４５を通つて読出し手段４３に入力し、８ビ
ツトまたは16ビツト単位でホストシステムへ転送
される。
発明の効果
以上説明したことから明らかなように、本発明
によれば磁気バブル記憶素子をＮ個並設したメモ
リシステムをＮ倍されたページ内字数を持つバブ
ルメモリシステムとして、またその磁気バブル記
憶素子の任意のもの単独に任意の期間アクセス可
能なメモリシステムとして動作させることがで
き、甚だ有効である。
によれば磁気バブル記憶素子をＮ個並設したメモ
リシステムをＮ倍されたページ内字数を持つバブ
ルメモリシステムとして、またその磁気バブル記
憶素子の任意のもの単独に任意の期間アクセス可
能なメモリシステムとして動作させることがで
き、甚だ有効である。
第１図はメジヤー・マイナーループの磁気バブ
ル記憶素子の概要を示す説明図、第２図は複数個
の磁気バブル記憶素子を持つメモリシステムの従
来例を示すブロツク図、第３図は本発明の実施例
を示すブロツク図、第４図は第３図の一部の具体
例を示す回路図、第５図は動作説明用のタイムチ
ヤートである。 図面で４２は書込み手段、４３は読出し手段、
１１〜１ｎはマイナーループ、２１，２２はメジ
ヤーループ、３１〜３Ｎは磁気バブル記憶素子、
４５は制御手段である。
ル記憶素子の概要を示す説明図、第２図は複数個
の磁気バブル記憶素子を持つメモリシステムの従
来例を示すブロツク図、第３図は本発明の実施例
を示すブロツク図、第４図は第３図の一部の具体
例を示す回路図、第５図は動作説明用のタイムチ
ヤートである。 図面で４２は書込み手段、４３は読出し手段、
１１〜１ｎはマイナーループ、２１，２２はメジ
ヤーループ、３１〜３Ｎは磁気バブル記憶素子、
４５は制御手段である。
Claims (1)
- １ 磁気バブル情報の書込手段と、磁気バブル情
報の読出手段と、メジヤー・マイナーループを持
つ磁気バブル記憶素子の複数個とを備え、これら
の磁気バブル記憶素子は前記書込手段または読出
手段により同期して同時にアクセスされる磁気バ
ブル記憶装置において、前記磁気バブル記憶素子
の任意のもののみに任意の期間中、書込みまたは
読出しを行なう制御手段を設けたことを特徴とす
る磁気バブル記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170034A JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170034A JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061982A JPS6061982A (ja) | 1985-04-09 |
| JPH0130239B2 true JPH0130239B2 (ja) | 1989-06-16 |
Family
ID=15897378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170034A Granted JPS6061982A (ja) | 1983-09-14 | 1983-09-14 | 磁気バブル記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061982A (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146686A (en) * | 1979-04-27 | 1980-11-15 | Nec Corp | Magnetic bubble memory unit |
| JPS592111B2 (ja) * | 1979-06-18 | 1984-01-17 | 株式会社日立製作所 | 磁気バブルメモリ制御方式 |
| JPS592110B2 (ja) * | 1979-06-18 | 1984-01-17 | 株式会社日立製作所 | 磁気バブルメモリ制御方式 |
| JPS5677979A (en) * | 1979-11-29 | 1981-06-26 | Nec Corp | Magnetic bubble memory device |
| JPS5680878A (en) * | 1979-12-05 | 1981-07-02 | Nec Corp | Magnetic bubble storage device |
| JPS57111876A (en) * | 1980-12-29 | 1982-07-12 | Ricoh Co Ltd | Access control system of magnetic bubble memory |
-
1983
- 1983-09-14 JP JP58170034A patent/JPS6061982A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061982A (ja) | 1985-04-09 |
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