JPH01302425A - 浮動小数点加減算回路 - Google Patents
浮動小数点加減算回路Info
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- JPH01302425A JPH01302425A JP63132977A JP13297788A JPH01302425A JP H01302425 A JPH01302425 A JP H01302425A JP 63132977 A JP63132977 A JP 63132977A JP 13297788 A JP13297788 A JP 13297788A JP H01302425 A JPH01302425 A JP H01302425A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、浮動小数点を扱う電子計算機やディジタル
シグナルプロセッサ等に好適な浮動小数点加減算回路に
関する。
シグナルプロセッサ等に好適な浮動小数点加減算回路に
関する。
（従来の技術）
一般に浮動小数点数は、第４図に示すようなフォーマッ
トで表現され、単精度ではビット８〜３１、倍精度では
ビット８〜６３が仮数部である。通常、４ビット単位即
ち１６進数１桁を１桁として扱うので、単精度では仮数
部６桁、倍精度では仮数部１４桁である。小数点の位置
は、ビット８の左にあるとし、正規化は桁単位に行う。
トで表現され、単精度ではビット８〜３１、倍精度では
ビット８〜６３が仮数部である。通常、４ビット単位即
ち１６進数１桁を１桁として扱うので、単精度では仮数
部６桁、倍精度では仮数部１４桁である。小数点の位置
は、ビット８の左にあるとし、正規化は桁単位に行う。
即ち０（ゼロ）以外のデータでは必ずビット８〜ｌ１の
いずれかが１となる。ビット１〜７は指数部であり、オ
フセットは４０Ｈである。ここで、添字のＨは１６進表
現を示す。ビット０は符号を表わし、“０”のとき正或
は０（ゼロ）を示し、“１゜のとき負を示す。
いずれかが１となる。ビット１〜７は指数部であり、オ
フセットは４０Ｈである。ここで、添字のＨは１６進表
現を示す。ビット０は符号を表わし、“０”のとき正或
は０（ゼロ）を示し、“１゜のとき負を示す。
第４図に示したフォーマットの浮動小数点数の加減算を
行う回路（浮動小数点加減算回路）は、従来は第５図に
示すように構成されていた。第５図の回路においては、
入力Ａ，Ｂに被演算数（被演算データ）が、入力Ｍに（
Ａ＋ＢかＡ−Ｂかを示す）演算モード（演算モシド情報
）がそれぞれ与えられ、演算結果は出力Ｓから出力され
る。入力Ａ，Ｂに被演算データが与えられると、指数部
差検出部ｌ１でその指数部の差が算出され、入力Ａ。
行う回路（浮動小数点加減算回路）は、従来は第５図に
示すように構成されていた。第５図の回路においては、
入力Ａ，Ｂに被演算数（被演算データ）が、入力Ｍに（
Ａ＋ＢかＡ−Ｂかを示す）演算モード（演算モシド情報
）がそれぞれ与えられ、演算結果は出力Ｓから出力され
る。入力Ａ，Ｂに被演算データが与えられると、指数部
差検出部ｌ１でその指数部の差が算出され、入力Ａ。
Ｂの指数部の大小が比較される。この大小関係に従って
、マルチプレクサ１２によって指数部の大きい方の仮数
部が選択され、マルチプレクサ１３によって指数部の小
さい方の仮数部が選択される。指数部が等しい場合には
、Ａ＞Ｂの時と同じ選択が行われる。また、シフト回路
ｌ４ではマルチプレクサｌ３によって選択された指数部
の小さい方の仮数部を、指数部差検出部ｌ１で求められ
たＡとＢの指数部の差の桁数だけ右シフトする。これに
より指数部の大きい方の仮数部を基準として、指数部の
小さい方の仮数部の位取りが合わせられる。
、マルチプレクサ１２によって指数部の大きい方の仮数
部が選択され、マルチプレクサ１３によって指数部の小
さい方の仮数部が選択される。指数部が等しい場合には
、Ａ＞Ｂの時と同じ選択が行われる。また、シフト回路
ｌ４ではマルチプレクサｌ３によって選択された指数部
の小さい方の仮数部を、指数部差検出部ｌ１で求められ
たＡとＢの指数部の差の桁数だけ右シフトする。これに
より指数部の大きい方の仮数部を基準として、指数部の
小さい方の仮数部の位取りが合わせられる。
加減算器１５は、マルチプレクサ１２およびシフト回路
１４の各出力、即ち位取りを合わされ、た仮数部の加算
或は減算を行う。いずれの演算を行うかは、実質演算モ
ード決定部１ＢにおいてＡとＢの符号およびＭから決定
される。なお、加減算器１５では、演算の精度を上げる
ため、シフト回路１４により右にシフトアウトされた桁
も含めた演算が行われる。この余分に演算される桁はガ
ードデイジットと呼ばれる。また加算時に、入力の最上
位桁から更に桁上がりが起こることもあるため、上位に
も１桁拡張されている。
１４の各出力、即ち位取りを合わされ、た仮数部の加算
或は減算を行う。いずれの演算を行うかは、実質演算モ
ード決定部１ＢにおいてＡとＢの符号およびＭから決定
される。なお、加減算器１５では、演算の精度を上げる
ため、シフト回路１４により右にシフトアウトされた桁
も含めた演算が行われる。この余分に演算される桁はガ
ードデイジットと呼ばれる。また加算時に、入力の最上
位桁から更に桁上がりが起こることもあるため、上位に
も１桁拡張されている。
加減算器１５の演算結果はもう１つの加減算器１７の右
側（Ｒ側）入力および丸め制御部１８に供給される。丸
め制御部１８は、加減算器１５の演算結果および加減算
器１５で加算或は減算のいずれが行われたかによって、
加減算器１７の演算モードを決定する。これにより、加
減算器１５で加算が行われた場合、或は減算が行われた
が結果が正であった場合には、加減算器１５の出力のう
ちの上位の０の桁を除き上位から仮数部の桁数だけとっ
てその最も下位桁に丸めが行われる。一方、加減算器１
５で減算が行われて結果が負となった場合には、丸め制
御部Ｉ８は、加減算器■７の左側（左側）入力にＯを与
え、加減算器１７に対して左側人力−右側入力（Ｌ−Ｒ
）の演算を行わせることによって仮数部を絶対値表現に
戻す。加減算器１７の出力はリーディングゼロ検出回路
１９に供給され、そのリーディングゼロの桁数がカウン
トされる。加減算器１７の出力は、同出力のリーディン
グゼロの桁数分だけ、シフト回路２０において左シフト
される。この結果、正規化された仮数部（仮数部の演算
結果）が生成される。
側（Ｒ側）入力および丸め制御部１８に供給される。丸
め制御部１８は、加減算器１５の演算結果および加減算
器１５で加算或は減算のいずれが行われたかによって、
加減算器１７の演算モードを決定する。これにより、加
減算器１５で加算が行われた場合、或は減算が行われた
が結果が正であった場合には、加減算器１５の出力のう
ちの上位の０の桁を除き上位から仮数部の桁数だけとっ
てその最も下位桁に丸めが行われる。一方、加減算器１
５で減算が行われて結果が負となった場合には、丸め制
御部Ｉ８は、加減算器■７の左側（左側）入力にＯを与
え、加減算器１７に対して左側人力−右側入力（Ｌ−Ｒ
）の演算を行わせることによって仮数部を絶対値表現に
戻す。加減算器１７の出力はリーディングゼロ検出回路
１９に供給され、そのリーディングゼロの桁数がカウン
トされる。加減算器１７の出力は、同出力のリーディン
グゼロの桁数分だけ、シフト回路２０において左シフト
される。この結果、正規化された仮数部（仮数部の演算
結果）が生成される。
さて、指数部の演算結果は次のように求められる。まず
、マルチプレクサ２１において人力Ａ。
、マルチプレクサ２１において人力Ａ。
Ｂの指数部の大きい方が選択される。このマルチプレク
サ２■で選択された指数部は指数部補正用の減算器２２
に供給され、シフト回路２０で正規化のために仮数部を
左シフトした桁数だけ減じられる。
サ２■で選択された指数部は指数部補正用の減算器２２
に供給され、シフト回路２０で正規化のために仮数部を
左シフトした桁数だけ減じられる。
この減算結果が、指数部の演算結果となる。
また、演算結果の符号は次のように生成される。まず実
質演算モード決定部１８は、加減算器１５の演算モード
の他に、演算結果として予想される符号を出力する。こ
の予想符号は符号生成部２３に供給される。符号生成部
２３は、上記予想符号と丸め制御部１８によって検出さ
れた加減算器１５の演算結果の正負（に対応する加減算
器■７の演算モード）により演算結果の符号を生成する
。
質演算モード決定部１８は、加減算器１５の演算モード
の他に、演算結果として予想される符号を出力する。こ
の予想符号は符号生成部２３に供給される。符号生成部
２３は、上記予想符号と丸め制御部１８によって検出さ
れた加減算器１５の演算結果の正負（に対応する加減算
器■７の演算モード）により演算結果の符号を生成する
。
（発明が解決しようとする課題）
上記したように従来の浮動小数点加減算回路では、仮数
部に関して加減算器（第１図では加減算器１５）で加減
算を行い、その結果に応じて別の加減算器（第１図では
加減算器１７）で丸め或は絶対値化を行っており、多ビ
ットの加減算器を２段通過するので時間がかかるという
問題があった。
部に関して加減算器（第１図では加減算器１５）で加減
算を行い、その結果に応じて別の加減算器（第１図では
加減算器１７）で丸め或は絶対値化を行っており、多ビ
ットの加減算器を２段通過するので時間がかかるという
問題があった。
したがってこの発明は、多ビットの仮数部用加減算器１
段分の経由時間で丸め付き浮動小数点加減算が行えるよ
うにすることを解決すべき課題とする。
段分の経由時間で丸め付き浮動小数点加減算が行えるよ
うにすることを解決すべき課題とする。
［発明の構成〕
（課題を解決するための手段）
この発明は、被演算データである２つの浮動小数点数の
うち指数部の大きい方の（１６進ｎ桁で表現される）仮
数部を選択する第１マルチプレクサと、指数部の小さい
方の（１６進ｎ桁で表現される）仮数部を選択する第２
マルチプレクサと、第２マルチプレクサの出力データを
上記２つの浮動小数点数の指数部の差の桁数だけ右シフ
トするシフト回路とを自えた浮動小数点加減算回路に、
実質演算モードが実質減算で且つ上記指数部の差が無い
場合には第１マルチプレクサの出力データからシフト回
路の出力データを減じ、それ以外の場合には第１マルチ
プレクサの出方データの下位側に第ｎ＋１桁丸め用の１
桁データが付加されたデータとシフト回路の出力データ
との演算を実質演算モードに応じて行う上位に、１桁の
拡張桁を有する仮数部用の第１加減算器と、実質減算で
且ら上記指数部の差が無い場合にはシフト回路の出力デ
ータから第１マルチプレクサの出力データを減じ、実質
減算で且つ上記指数部の差が１の場合には第１マルチプ
レクサの出力データから第１シフト回路の出力データを
減じ、実質減算で且つ上記指数部の差が２以上の場合に
は第１マルチプレクサの出力データの下位側に第ｎ＋２
桁丸め用の２桁データが付加されたデータからシフト回
路の出力データを減じ、実質加算の場合には第１マルチ
プレクサの出力データの最下位桁の最上位ビットに第０
桁丸めのために“１゛が加えられたデータとシフト回路
の出力データとを加算する上位に１桁の拡張桁を有する
仮数部用の第２加減算器と、第１および第２加減算器の
演算結果のいずれか一方を選択する第３マルチプレクサ
とを設け、祐１および第２加減算器を並列に動作させ、
その演算結果のいずれか一方を正しい仮数部演算結果と
して第３マルチプレクサから選択出力するようにしたこ
とを特徴とする。
うち指数部の大きい方の（１６進ｎ桁で表現される）仮
数部を選択する第１マルチプレクサと、指数部の小さい
方の（１６進ｎ桁で表現される）仮数部を選択する第２
マルチプレクサと、第２マルチプレクサの出力データを
上記２つの浮動小数点数の指数部の差の桁数だけ右シフ
トするシフト回路とを自えた浮動小数点加減算回路に、
実質演算モードが実質減算で且つ上記指数部の差が無い
場合には第１マルチプレクサの出力データからシフト回
路の出力データを減じ、それ以外の場合には第１マルチ
プレクサの出方データの下位側に第ｎ＋１桁丸め用の１
桁データが付加されたデータとシフト回路の出力データ
との演算を実質演算モードに応じて行う上位に、１桁の
拡張桁を有する仮数部用の第１加減算器と、実質減算で
且ら上記指数部の差が無い場合にはシフト回路の出力デ
ータから第１マルチプレクサの出力データを減じ、実質
減算で且つ上記指数部の差が１の場合には第１マルチプ
レクサの出力データから第１シフト回路の出力データを
減じ、実質減算で且つ上記指数部の差が２以上の場合に
は第１マルチプレクサの出力データの下位側に第ｎ＋２
桁丸め用の２桁データが付加されたデータからシフト回
路の出力データを減じ、実質加算の場合には第１マルチ
プレクサの出力データの最下位桁の最上位ビットに第０
桁丸めのために“１゛が加えられたデータとシフト回路
の出力データとを加算する上位に１桁の拡張桁を有する
仮数部用の第２加減算器と、第１および第２加減算器の
演算結果のいずれか一方を選択する第３マルチプレクサ
とを設け、祐１および第２加減算器を並列に動作させ、
その演算結果のいずれか一方を正しい仮数部演算結果と
して第３マルチプレクサから選択出力するようにしたこ
とを特徴とする。
（作用）
丸めを行う桁位置は、実質加算および実質減算のいずれ
の場合にも基本的に２つのケースに分類できる。
の場合にも基本的に２つのケースに分類できる。
く実質加算〉
実質加算の場合に丸めを行う桁位置は、仮数部加算結果
の第０桁が０であれば第ｎ＋１桁となり、０でなければ
第０桁となる。そこで上記の構成とすることにより、実
質加算の場合には、第１加減算器において第ｎ＋１桁を
丸めた仮数部加算を行わせ、これと並行して第２加減算
器で第０桁を丸めた仮数部加算を行わせ、その結果のい
ずれか一方を正しい仮数部演算結果であるとして第３マ
ルチプレクサから選択するようにしている。このように
、予め予７１１１１される丸め付き演算を２つの加減算
器で並行して行い、その一方の演算結果を選択すること
により、加減算器を１段通過しただけの時間で仮数部演
算を行うことが可能となる。
の第０桁が０であれば第ｎ＋１桁となり、０でなければ
第０桁となる。そこで上記の構成とすることにより、実
質加算の場合には、第１加減算器において第ｎ＋１桁を
丸めた仮数部加算を行わせ、これと並行して第２加減算
器で第０桁を丸めた仮数部加算を行わせ、その結果のい
ずれか一方を正しい仮数部演算結果であるとして第３マ
ルチプレクサから選択するようにしている。このように
、予め予７１１１１される丸め付き演算を２つの加減算
器で並行して行い、その一方の演算結果を選択すること
により、加減算器を１段通過しただけの時間で仮数部演
算を行うことが可能となる。
く実質減算〉
実質減算の場合には上記指数部の差によって異なる。ま
ず、指数部の差が０のときは丸めは不要である。このと
きの減算結果は、実際に減算を行ってみないと正となる
か負となるかは分らない。
ず、指数部の差が０のときは丸めは不要である。このと
きの減算結果は、実際に減算を行ってみないと正となる
か負となるかは分らない。
そこで、上記の構成とすることにより、実質減算で且つ
指数部差が０の場合には、第１加減算器で第１マルチプ
レクサの出力データからシフト回路の出力データを減じ
る丸め無し減算を行わせ、これと並行して第２加減算器
でシフト回路の出力データから第１マルチプレクサの出
力データを減じる丸め無し減算を行わせ、その結果のい
ずれか一方を選択するようにしている。この場合、従来
のような結果の絶対値化のための２段目の加減算処゛理
が不要であり、加減算器を１段通過しただけの時間で仮
数部演算を行うことが可能となる。
指数部差が０の場合には、第１加減算器で第１マルチプ
レクサの出力データからシフト回路の出力データを減じ
る丸め無し減算を行わせ、これと並行して第２加減算器
でシフト回路の出力データから第１マルチプレクサの出
力データを減じる丸め無し減算を行わせ、その結果のい
ずれか一方を選択するようにしている。この場合、従来
のような結果の絶対値化のための２段目の加減算処゛理
が不要であり、加減算器を１段通過しただけの時間で仮
数部演算を行うことが可能となる。
次に、指数部の差が１であって且つ仮数部減算結果の第
１桁が０のときも丸めは不要である。
１桁が０のときも丸めは不要である。
また、指数部の差が１または２以上であって且つ仮数部
減算結果の第１桁が０でないときは丸めを行う桁位置は
第ｎ＋１桁となり、指数部の差が２以上であって且つ仮
数部減算結果の第１桁が０のときは丸めを行う桁位置は
第ｎ ＋ ２桁となる。そこで上記の構成とすることに
より、実質減算で且つ指数部差が１の場合には、第１加
減算器で第ｎ＋１桁を丸めた仮数部減算を行わせ、これ
と並行して第２加減算器で丸め無しの仮数部減算を行わ
せ、その結果のいずれか一方を選択するようにしている
。また、実質減算で且つ指数部差が２以上の場合には、
第１加減算器で第ｎ＋１桁を丸めた仮数部減算を行わせ
、これと並行して第２加減算器で第ｎ＋２桁を丸めた仮
数部減算を行わせ、その結果のいずれか一方を選択する
ようにしている。このように、予め予測される丸め付き
演算を２つの加減算器で並行して行い、その一方の演算
結果を選択することにより、加減算器を１段通過しただ
けの時間で仮数部演算を行うことが可能となる。
減算結果の第１桁が０でないときは丸めを行う桁位置は
第ｎ＋１桁となり、指数部の差が２以上であって且つ仮
数部減算結果の第１桁が０のときは丸めを行う桁位置は
第ｎ ＋ ２桁となる。そこで上記の構成とすることに
より、実質減算で且つ指数部差が１の場合には、第１加
減算器で第ｎ＋１桁を丸めた仮数部減算を行わせ、これ
と並行して第２加減算器で丸め無しの仮数部減算を行わ
せ、その結果のいずれか一方を選択するようにしている
。また、実質減算で且つ指数部差が２以上の場合には、
第１加減算器で第ｎ＋１桁を丸めた仮数部減算を行わせ
、これと並行して第２加減算器で第ｎ＋２桁を丸めた仮
数部減算を行わせ、その結果のいずれか一方を選択する
ようにしている。このように、予め予測される丸め付き
演算を２つの加減算器で並行して行い、その一方の演算
結果を選択することにより、加減算器を１段通過しただ
けの時間で仮数部演算を行うことが可能となる。
（実施例）
第１図はこの発明の一実施例に係る浮動小数点加減算回
路のブロック構成図である。なお、第１図は単精度゛加
減算回路に実施した場合である。
路のブロック構成図である。なお、第１図は単精度゛加
減算回路に実施した場合である。
Ｔｓ１図において、３１は入力Ａ、Ｂに与えられる被演
算数（被演算データ）の指数部の差を算出する指数部差
検出部３１である。指数部差検出部３１は、入力Ａ、Ｂ
の指数部の差を示す指数部差データ３１ａ、入力Ａの指
数部が入力Ｂの指数部以上（便宜上、Ａ２Ｂで表現）で
あるか否（便宜上、Ａ＜Ｂで表現）を示す信号３１ｂ
（Ａ２Ｂのとき“１°、Ａ＜Ｂのとき“０″）、および
入力Ａ。
算数（被演算データ）の指数部の差を算出する指数部差
検出部３１である。指数部差検出部３１は、入力Ａ、Ｂ
の指数部の差を示す指数部差データ３１ａ、入力Ａの指
数部が入力Ｂの指数部以上（便宜上、Ａ２Ｂで表現）で
あるか否（便宜上、Ａ＜Ｂで表現）を示す信号３１ｂ
（Ａ２Ｂのとき“１°、Ａ＜Ｂのとき“０″）、および
入力Ａ。
Ｂの指数部が等しい（便宜上、Ａ−Ｂで表現）か否かを
示す信号３１ｃ（Ａ−Ｂのとき′１２、Ａ≠Ｂのとき“
０“）を出力するように構成される。指数部差検出部３
１は、指数部差データ３１ａを求めるための減算器と、
指数部差データ３１ａ （減算器の減算結果）がゼロ（
零）である（即ち入力Ａ、Ｂの指数部が等しい）か否か
を検出して信号３１ｃを出力するためのゼロ検出回路（
いずれも図示せず）とを有している。この実施例では、
減算器のキャリー出力を上記信号３１ｂに用いている。
示す信号３１ｃ（Ａ−Ｂのとき′１２、Ａ≠Ｂのとき“
０“）を出力するように構成される。指数部差検出部３
１は、指数部差データ３１ａを求めるための減算器と、
指数部差データ３１ａ （減算器の減算結果）がゼロ（
零）である（即ち入力Ａ、Ｂの指数部が等しい）か否か
を検出して信号３１ｃを出力するためのゼロ検出回路（
いずれも図示せず）とを有している。この実施例では、
減算器のキャリー出力を上記信号３１ｂに用いている。
指数部差検出部３１からの信号３１ｂはマルチプレクサ
３２の選択制御信号として用いられ、信号３１ｂのレベ
ル反転、信号はマルチプレクサ３３の選択制御信号とし
て用いられる。マルチプレクサ３２゜３３の１側入力に
は入力Ａの仮数部が供給され、０側入力には入力Ｂの仮
数部が供給される。マルチプレクサ３２は上記の選択制
御信号に応じ、入力Ａ、Ｂの仮数部のうち、指数部の差
の大きい方（差が無い場合には、入力Ａの仮数部）を選
択する。またマルチプレクサ３３は上記の選択制御信号
に応じ、入力Ａ、Ｂの仮数部のうち、指数部の差の小さ
い方を選択する。マルチプレクサ３３によって選択され
た（指数部が小さい方の）仮数部（６桁）はシフト回路
３４に供給される。シフト回路３４はマルチプレクサ３
３からの仮数部を指数部差検出部３１からの指数部差デ
ータ３１ａの示す桁数だけ右シフトし、指数部の小さい
方の仮数部を、指数部の大きい方の仮数部を基準として
位取りを合わせる。この際、シフト回路３４は、シフト
後の６桁の仮数部の下位に、シフトアウトされた桁の例
えば上位２桁をガードデイジット（第７桁乃至第８桁）
として付加し、８桁の仮数部として出力する。明らかな
ように、シフト無しの場合には、第７桁乃至第８桁はＯ
ＯＨとなり、１桁シフトの場合には第８桁はＯＨとなる
。ここまでの動作は、指数部差検出部３１から入力Ａ、
Ｂの指数部が等しいか否かを示す信号３１ｃが出力され
る点を除き、第５図に示す指数部差検出部１１、マルチ
プレクサ１２、１３およびシフト回路■４の動作と同様
である。
３２の選択制御信号として用いられ、信号３１ｂのレベ
ル反転、信号はマルチプレクサ３３の選択制御信号とし
て用いられる。マルチプレクサ３２゜３３の１側入力に
は入力Ａの仮数部が供給され、０側入力には入力Ｂの仮
数部が供給される。マルチプレクサ３２は上記の選択制
御信号に応じ、入力Ａ、Ｂの仮数部のうち、指数部の差
の大きい方（差が無い場合には、入力Ａの仮数部）を選
択する。またマルチプレクサ３３は上記の選択制御信号
に応じ、入力Ａ、Ｂの仮数部のうち、指数部の差の小さ
い方を選択する。マルチプレクサ３３によって選択され
た（指数部が小さい方の）仮数部（６桁）はシフト回路
３４に供給される。シフト回路３４はマルチプレクサ３
３からの仮数部を指数部差検出部３１からの指数部差デ
ータ３１ａの示す桁数だけ右シフトし、指数部の小さい
方の仮数部を、指数部の大きい方の仮数部を基準として
位取りを合わせる。この際、シフト回路３４は、シフト
後の６桁の仮数部の下位に、シフトアウトされた桁の例
えば上位２桁をガードデイジット（第７桁乃至第８桁）
として付加し、８桁の仮数部として出力する。明らかな
ように、シフト無しの場合には、第７桁乃至第８桁はＯ
ＯＨとなり、１桁シフトの場合には第８桁はＯＨとなる
。ここまでの動作は、指数部差検出部３１から入力Ａ、
Ｂの指数部が等しいか否かを示す信号３１ｃが出力され
る点を除き、第５図に示す指数部差検出部１１、マルチ
プレクサ１２、１３およびシフト回路■４の動作と同様
である。
シフト回路３４によって位取りが合わされた（桁合わせ
された）仮数部（８桁）は、第５図に示す加減算器１５
と同様の仮数部演算用の９桁加減算器３５．４５の右側
（Ｒ側）入力の第１桁乃至第８桁に供給される。加減算
器３５．４５の右側（Ｒ側）入力の第０桁はＯＮに固定
されている。この加減算器３５．４５は、丸めを含めて
予め予測される２つの演算を並行して行うためのもので
ある。以下、この２つの演算について、第２図（ａ）乃
至第２図（ｄ）を参照して説明する。
された）仮数部（８桁）は、第５図に示す加減算器１５
と同様の仮数部演算用の９桁加減算器３５．４５の右側
（Ｒ側）入力の第１桁乃至第８桁に供給される。加減算
器３５．４５の右側（Ｒ側）入力の第０桁はＯＮに固定
されている。この加減算器３５．４５は、丸めを含めて
予め予測される２つの演算を並行して行うためのもので
ある。以下、この２つの演算について、第２図（ａ）乃
至第２図（ｄ）を参照して説明する。
まず、丸めを行う必要があるのは、第５図の浮動小数点
演算回路を例にとると、仮数部用の加減算器１５で加算
（実質加算と呼ぶ）を行うか、減算（実質減算と呼ぶ）
を行ってもその結果が正であった場合である。これらの
場合の丸めを行う桁位置は、単精度（第１桁乃至第６桁
の６桁）、ガードデイジット２桁（ここでは第７桁乃至
第８桁）の場合では、実質加算および実質減算のそれぞ
れについて次の通りとなる。なお、入力Ａ、Ｂは正規化
されていることを前提とする。
演算回路を例にとると、仮数部用の加減算器１５で加算
（実質加算と呼ぶ）を行うか、減算（実質減算と呼ぶ）
を行ってもその結果が正であった場合である。これらの
場合の丸めを行う桁位置は、単精度（第１桁乃至第６桁
の６桁）、ガードデイジット２桁（ここでは第７桁乃至
第８桁）の場合では、実質加算および実質減算のそれぞ
れについて次の通りとなる。なお、入力Ａ、Ｂは正規化
されていることを前提とする。
〈実質加算〉
実質加算の場合には、結果の第０桁は加算時のキャリー
の有無によって第２図（ａ）に示すように１または０と
なる。したがって、丸めを行う桁（並びにビット）位置
は、 ■第０桁−〇のとき 第７桁（の４ビツトのうちの最上位ビット）■ｔＢｏ桁
≠０のとき 第６桁（の４ビツトのうちの最上位ビット）となる。こ
のため、第７桁を丸めた演算と第６桁を丸めた演算を並
行して実行させ、その結果のいずれかを選択するならば
、高速処理が可能となる。
の有無によって第２図（ａ）に示すように１または０と
なる。したがって、丸めを行う桁（並びにビット）位置
は、 ■第０桁−〇のとき 第７桁（の４ビツトのうちの最上位ビット）■ｔＢｏ桁
≠０のとき 第６桁（の４ビツトのうちの最上位ビット）となる。こ
のため、第７桁を丸めた演算と第６桁を丸めた演算を並
行して実行させ、その結果のいずれかを選択するならば
、高速処理が可能となる。
そこで、本実施例では上記したように仮数部演算用の２
つの加減算器３５．４５を設け、実質加算の場合には後
述するように加減算器３５で第７桁の丸めを、加減算器
４５で第６桁の丸めをそれぞれ行わせるようにしている
。
つの加減算器３５．４５を設け、実質加算の場合には後
述するように加減算器３５で第７桁の丸めを、加減算器
４５で第６桁の丸めをそれぞれ行わせるようにしている
。
く実質減算〉
（１）入力Ａ、Ｂの指数部が等しい場合結果の第０桁は
第２図（ｂ）に示すように０（ボロー）となる。また桁
合わせのための仮数部のシフトは行われず（仮数部演算
用の加減算器の右側入力の第７桁乃至第８桁もＯＨであ
り）、したがって結果の第７桁（および第８桁）は第２
図（ｂ）に示すようにＯＨとなるので、丸めは不要とな
る（禁止する必要がある）。
第２図（ｂ）に示すように０（ボロー）となる。また桁
合わせのための仮数部のシフトは行われず（仮数部演算
用の加減算器の右側入力の第７桁乃至第８桁もＯＨであ
り）、したがって結果の第７桁（および第８桁）は第２
図（ｂ）に示すようにＯＨとなるので、丸めは不要とな
る（禁止する必要がある）。
（２）入力Ａ、Ｂの指数部の差が１の場合結果の第０桁
は第２図（ｃ）に示すように０（ボロー）となり、結果
の第１桁乃至第６桁はリーディングゼロになる可能性が
ある。また桁合わせのための仮数部のシフトは１桁だけ
行われるので仮数部演算用の加減算器の右側入力の第８
桁はＯＨであり、したがって結果の第８桁は第２図（Ｃ
）に示すようにＯＨとなる。このため、丸めを行う桁（
並びにビット）位置は次の通りとなる。
は第２図（ｃ）に示すように０（ボロー）となり、結果
の第１桁乃至第６桁はリーディングゼロになる可能性が
ある。また桁合わせのための仮数部のシフトは１桁だけ
行われるので仮数部演算用の加減算器の右側入力の第８
桁はＯＨであり、したがって結果の第８桁は第２図（Ｃ
）に示すようにＯＨとなる。このため、丸めを行う桁（
並びにビット）位置は次の通りとなる。
■第１桁−〇のとき
丸め不要（禁止）
■第１桁≠０のとき
第７桁（の４ビツトのうちの最上位ビット）（３）入力
Ａ、Ｂの指数部の差が２以上の場合結果の第０桁は第２
図（ｄ）に示すように０（ボロー）となり、リーディン
グゼロになる可能性があるのは第１桁（結果の第１桁）
だけである。このため、丸めを行う桁（並びにビット）
位置は、 ■第１桁−〇のとき 第８桁（の４ビツトのうちの最上位ビット）■第１桁≠
０のとき 第７桁（の４ビツトのうちの最上位ビット）以上から、
実質減算の場合には、入力Ａ、 Ｈの指数部の差が無
ければ丸めを行わず、差がをれば第７桁を丸めた演算と
第８桁を丸めた演算（但し、差が１のときには丸め無し
の演算）を並行して実行させ、その結果のいずれかを選
択するならば、高速処理が可能となる。本実施例では前
者の演算を加減算器３５で、後者の演算を加減算器４５
でそれぞれ行わせるようにしている。
Ａ、Ｂの指数部の差が２以上の場合結果の第０桁は第２
図（ｄ）に示すように０（ボロー）となり、リーディン
グゼロになる可能性があるのは第１桁（結果の第１桁）
だけである。このため、丸めを行う桁（並びにビット）
位置は、 ■第１桁−〇のとき 第８桁（の４ビツトのうちの最上位ビット）■第１桁≠
０のとき 第７桁（の４ビツトのうちの最上位ビット）以上から、
実質減算の場合には、入力Ａ、 Ｈの指数部の差が無
ければ丸めを行わず、差がをれば第７桁を丸めた演算と
第８桁を丸めた演算（但し、差が１のときには丸め無し
の演算）を並行して実行させ、その結果のいずれかを選
択するならば、高速処理が可能となる。本実施例では前
者の演算を加減算器３５で、後者の演算を加減算器４５
でそれぞれ行わせるようにしている。
以上の並行演算の具体的動作を、第１図を再び参照して
説明する。
説明する。
まず、加減算器３５は第７桁を丸めた演算を行うための
もので、Ｌ（左側入力）＋Ｒ（右側人力）またはＬ−Ｈ
の演算を行う。この加減算器３５の演算モード（実質演
算モード）は、第５図に示す実質演算モード決定部１６
と同様の実質演算モード決定部３Ｂにより、入力Ａ、Ｂ
の符号と、Ｍ（演算モード情報）とをもとに決定される
。この実質演算モード決定部３Ｇは、上記の情報に加え
て指数部差検出部３１からの信号３１ｂ（入力Ａ、Ｂの
指数部の大小）をもとに結果の符号を予測して出力する
。
もので、Ｌ（左側入力）＋Ｒ（右側人力）またはＬ−Ｈ
の演算を行う。この加減算器３５の演算モード（実質演
算モード）は、第５図に示す実質演算モード決定部１６
と同様の実質演算モード決定部３Ｂにより、入力Ａ、Ｂ
の符号と、Ｍ（演算モード情報）とをもとに決定される
。この実質演算モード決定部３Ｇは、上記の情報に加え
て指数部差検出部３１からの信号３１ｂ（入力Ａ、Ｂの
指数部の大小）をもとに結果の符号を予測して出力する
。
以上の入力情報と出力（実質演算モードおよび結果の符
号）との関係を第３図に示す。
号）との関係を第３図に示す。
さて、マルチプレクサ３２からの選択出力データ、即ち
入力Ａ、Ｂの仮数部（６桁）のうち、指数部が大きい方
の仮数部（指数部が等しい場合には入力Ａの仮数部）は
、丸めデータ生成部４６にＯ（給される。丸めデータ生
成部４Ｂは、実質演算モード決定部３Ｂで決定された実
質演算モードおよび指数部差検出部３１からの信号３１
ｃに応じ、実質減算で且つ信号３１ｃが“１” （即ち
入力Ａ、Ｂの指数部の差が０）のときは、マルチプレク
サ３２からの出力（６桁）の下位に値が００１．の２桁
（第７桁乃至第８桁）を付加し、それ以外のときにはマ
ルチプレクサ３２からの出力（６桁）の下位に値が８０
）（の２桁、即ち２桁８ビツトのうちの最上位ビットだ
けが論理“１°の第７桁丸め用の２桁（第７桁乃至第８
桁）を付加する。丸めデータ生成部４Ｇの出力データ（
８桁）は加減算器３５の左側（Ｌ）入力の第１乃至第８
桁に供給される。加減算器３５の左側（Ｌ）入力の第０
桁は０）１に固定されている。加減算器３５は、実質減
算で且つ入力Ａ。
入力Ａ、Ｂの仮数部（６桁）のうち、指数部が大きい方
の仮数部（指数部が等しい場合には入力Ａの仮数部）は
、丸めデータ生成部４６にＯ（給される。丸めデータ生
成部４Ｂは、実質演算モード決定部３Ｂで決定された実
質演算モードおよび指数部差検出部３１からの信号３１
ｃに応じ、実質減算で且つ信号３１ｃが“１” （即ち
入力Ａ、Ｂの指数部の差が０）のときは、マルチプレク
サ３２からの出力（６桁）の下位に値が００１．の２桁
（第７桁乃至第８桁）を付加し、それ以外のときにはマ
ルチプレクサ３２からの出力（６桁）の下位に値が８０
）（の２桁、即ち２桁８ビツトのうちの最上位ビットだ
けが論理“１°の第７桁丸め用の２桁（第７桁乃至第８
桁）を付加する。丸めデータ生成部４Ｇの出力データ（
８桁）は加減算器３５の左側（Ｌ）入力の第１乃至第８
桁に供給される。加減算器３５の左側（Ｌ）入力の第０
桁は０）１に固定されている。加減算器３５は、実質減
算で且つ入力Ａ。
Ｂの指数部の差が０のときを除いて第７桁丸め付きのし
く左側入力）＋Ｒ（右側入力）、または第７桁丸め付き
のＬ−Ｒの演算を行い、実質減算で且つ入力Ａ、Ｂの指
数部の差が０のときだけは丸め無しのＬ−Ｒの演算を行
う。
く左側入力）＋Ｒ（右側入力）、または第７桁丸め付き
のＬ−Ｒの演算を行い、実質減算で且つ入力Ａ、Ｂの指
数部の差が０のときだけは丸め無しのＬ−Ｒの演算を行
う。
一方、加減算器４５は、入力Ａ、Ｂの指数部の差が０で
ない場合には、実質演算モード決定部３６によって決定
された実質演算モードに従って加減算器３５と同一の演
算を行う。但し、指数部の差が０で且つ実質減算の場合
には、加減算器３５がＬ−Ｒの演算を行うのに対し、加
減算器４５はＲ−Ｌの演算を行う。これは、指数部の差
が無く且つ実質減算の場合には、仮数部の大小関係は減
算を行ってみなければわからないので、加減算器３５で
Ｌ−Ｒを、加減算器４５でＲ−Ｌを並行して行い、後で
それらの結果のうち正となった方を選択するためである
。加減算器４５の演算モードは、Ｌ＋Ｒ。
ない場合には、実質演算モード決定部３６によって決定
された実質演算モードに従って加減算器３５と同一の演
算を行う。但し、指数部の差が０で且つ実質減算の場合
には、加減算器３５がＬ−Ｒの演算を行うのに対し、加
減算器４５はＲ−Ｌの演算を行う。これは、指数部の差
が無く且つ実質減算の場合には、仮数部の大小関係は減
算を行ってみなければわからないので、加減算器３５で
Ｌ−Ｒを、加減算器４５でＲ−Ｌを並行して行い、後で
それらの結果のうち正となった方を選択するためである
。加減算器４５の演算モードは、Ｌ＋Ｒ。
Ｌ−Ｒ，Ｒ−Ｌの３種が有る。この加減算器４５の演算
モードは実質演算モード決定部３６によって決定された
実質演算モードおよび指数部差検出部３１からの信号３
１ｃをもとに、演算モード決定部４７によって行われる
。即ち演算モード決定部４７は、指数部差検出部３１か
らの信号ａｌｅによって入力Ａ。
モードは実質演算モード決定部３６によって決定された
実質演算モードおよび指数部差検出部３１からの信号３
１ｃをもとに、演算モード決定部４７によって行われる
。即ち演算モード決定部４７は、指数部差検出部３１か
らの信号ａｌｅによって入力Ａ。
Ｂの指数部の差がＯでないことが示されている場合には
、実質演算モード決定部３Ｂによって実質加算が決定さ
れていればＬ＋Ｒを、実質減算が決定されていればＬ−
Ｒを、それぞれ決定する。また指数部差検出部３１から
の信号３１ｃによって入力Ａ。
、実質演算モード決定部３Ｂによって実質加算が決定さ
れていればＬ＋Ｒを、実質減算が決定されていればＬ−
Ｒを、それぞれ決定する。また指数部差検出部３１から
の信号３１ｃによって入力Ａ。
Ｂの指数部の差が０であることが示されている場合には
、演算モード決定部４７は実質演算モード決定部３Ｇに
よって実質加算が決定されていればＬ十Ｒを、実質減算
が決定されていればＲ−Ｌを、それぞれ決定する。
、演算モード決定部４７は実質演算モード決定部３Ｇに
よって実質加算が決定されていればＬ十Ｒを、実質減算
が決定されていればＲ−Ｌを、それぞれ決定する。
さて、指数部差検出部３１からの指数部差データ３１ａ
は、シフト回路３４の他に丸めデータ生成部４８にも供
給される。丸めデータ生成部４８は、入力Ａ、Ｂの指数
部差が２以上の場合に、加減算器４５の左側入力の第８
桁の最上位ビットに“１”を立て、加減算器４５での第
８桁を丸めた演算に洪するために設けられたものである
。そこで、丸めデータ生成部４８は、入力Ａ、Ｂの指数
部差が２以上の場合には第８桁の丸めのために値が０８
．の２桁を、０または１の場合には丸めを行わないため
に値がＯＯＨの２桁を、加減算器４５の左側入力の第７
桁乃至第８桁として生成出力する。
は、シフト回路３４の他に丸めデータ生成部４８にも供
給される。丸めデータ生成部４８は、入力Ａ、Ｂの指数
部差が２以上の場合に、加減算器４５の左側入力の第８
桁の最上位ビットに“１”を立て、加減算器４５での第
８桁を丸めた演算に洪するために設けられたものである
。そこで、丸めデータ生成部４８は、入力Ａ、Ｂの指数
部差が２以上の場合には第８桁の丸めのために値が０８
．の２桁を、０または１の場合には丸めを行わないため
に値がＯＯＨの２桁を、加減算器４５の左側入力の第７
桁乃至第８桁として生成出力する。
丸めデータ生成部４８からの２桁のデータは、実質演算
モード決定部３Ｇによって決定された実質演算モードに
よって制御されるマルチプレクサ４９の一方の入力（９
桁）の第７桁乃至第８桁に供給される。マルチプレクサ
４９の一方の入力の第０桁はＯＨに固定され、第１桁乃
至第６桁には、マルチプレクサ３２の選択出力データが
供給される。−方、マルチプレクサ４９の他方の入力（
９桁）の第７桁乃至第８桁は００）１に固定され、第０
桁乃至第６桁には、マルチプレクサ３２の選択出力デー
タ（６桁）の最下位桁（第６桁）を丸めるための丸めデ
ータ生成部５０の出力データ（７桁）が供給される。こ
の丸めデータ生成部５０は、マルチプレクサ３２の選択
出力データ（６桁）の最下位桁（第６桁）の最上位ビッ
トに“１″を加え、キャリー出力を考慮して上位に１桁
拡張した７桁データをマルチプレクサ４９に出力する。
モード決定部３Ｇによって決定された実質演算モードに
よって制御されるマルチプレクサ４９の一方の入力（９
桁）の第７桁乃至第８桁に供給される。マルチプレクサ
４９の一方の入力の第０桁はＯＨに固定され、第１桁乃
至第６桁には、マルチプレクサ３２の選択出力データが
供給される。−方、マルチプレクサ４９の他方の入力（
９桁）の第７桁乃至第８桁は００）１に固定され、第０
桁乃至第６桁には、マルチプレクサ３２の選択出力デー
タ（６桁）の最下位桁（第６桁）を丸めるための丸めデ
ータ生成部５０の出力データ（７桁）が供給される。こ
の丸めデータ生成部５０は、マルチプレクサ３２の選択
出力データ（６桁）の最下位桁（第６桁）の最上位ビッ
トに“１″を加え、キャリー出力を考慮して上位に１桁
拡張した７桁データをマルチプレクサ４９に出力する。
マルチプレクサ４９は、実質演算モード決定部３６によ
って実質減算が決定された場合には、第８桁の丸め付き
演算（指数部差が２以上のとき）または丸め無しの演算
（指数部差が０または１のとき）のために丸めデータ生
成部４８並びにマルチプレクサ３２側を選択し、実質加
算が決定された場合には、第６桁の丸め付き演算のため
に丸めデータ生成部５０側を選択する。マルチプレクサ
４９の選択出力データは加減算器４５の左側入力に供給
され、加減算器３５の右側入力に供給されるシフト回路
３４の出力データとの間で、演算モード決定部４７によ
って決定されたモードの演算が行われる。これにより、
実質演算モード決定部３６によって実質減算が決定され
た場合には、入力Ａ、Ｂの指数部差が０であれば丸め無
しのＲ−Ｌの演算を、指数部差が１であれば丸め無しの
Ｌ−Ｒの演算を、指数部差が２以上であれば第８桁丸め
付きのＬ−Ｒの演算を、それぞれ行った結果が加減算器
４５から出力される。一方、実質演算モード決定部３Ｂ
によって実質加算が決定された場合には、第６桁丸め付
きのＬ＋Ｒの演算を行った結果が加減算器４５から出力
される。
って実質減算が決定された場合には、第８桁の丸め付き
演算（指数部差が２以上のとき）または丸め無しの演算
（指数部差が０または１のとき）のために丸めデータ生
成部４８並びにマルチプレクサ３２側を選択し、実質加
算が決定された場合には、第６桁の丸め付き演算のため
に丸めデータ生成部５０側を選択する。マルチプレクサ
４９の選択出力データは加減算器４５の左側入力に供給
され、加減算器３５の右側入力に供給されるシフト回路
３４の出力データとの間で、演算モード決定部４７によ
って決定されたモードの演算が行われる。これにより、
実質演算モード決定部３６によって実質減算が決定され
た場合には、入力Ａ、Ｂの指数部差が０であれば丸め無
しのＲ−Ｌの演算を、指数部差が１であれば丸め無しの
Ｌ−Ｒの演算を、指数部差が２以上であれば第８桁丸め
付きのＬ−Ｒの演算を、それぞれ行った結果が加減算器
４５から出力される。一方、実質演算モード決定部３Ｂ
によって実質加算が決定された場合には、第６桁丸め付
きのＬ＋Ｒの演算を行った結果が加減算器４５から出力
される。
以上の加減算器３５．４５の演算は並列に行われ、その
演算結果はいずれもマルチプレクサ５１およびマルチプ
レクサ制御部５２に供給される。マルチプレクサ制御部
５２には、指数部差検出部３１からの信号３１ｃおよび
実質演算モード決定部３６によって決定された実質演算
モードも供給される。マルチプレクサ制御部５２は、加
減算器３５．４５の演算結果、信号３１ｃ（即ち入力Ａ
、Ｂの指数部の差が０であるか否か）および実質演算モ
ードに応じてマルチプレクサ５１を制御する。これによ
り、加減算器３５゜４５の再演算結果のいずれか一方が
マルチプレクサ５１によって以下に述べるように選択さ
れる。
演算結果はいずれもマルチプレクサ５１およびマルチプ
レクサ制御部５２に供給される。マルチプレクサ制御部
５２には、指数部差検出部３１からの信号３１ｃおよび
実質演算モード決定部３６によって決定された実質演算
モードも供給される。マルチプレクサ制御部５２は、加
減算器３５．４５の演算結果、信号３１ｃ（即ち入力Ａ
、Ｂの指数部の差が０であるか否か）および実質演算モ
ードに応じてマルチプレクサ５１を制御する。これによ
り、加減算器３５゜４５の再演算結果のいずれか一方が
マルチプレクサ５１によって以下に述べるように選択さ
れる。
く実質加算〉の場合
この場合には、加減算器３５の演算結果の第０桁に注目
し、同桁がＯＨであれば加減算器３５の演算結果が、そ
うでなければ加減算器４５の演算結果が選択される。こ
れは、加減算器３５の演算結果の第０桁がＯＨであれば
第１乃至第６が仮数部有効桁となるので第７桁を丸めた
加減算器３５の演算結果の方が正しく、また第０桁がＯ
Ｈでなければ第０乃至第５桁が有効桁となるので第６桁
を丸めた加減算器４５の演算結果の方が正しいことによ
る。
し、同桁がＯＨであれば加減算器３５の演算結果が、そ
うでなければ加減算器４５の演算結果が選択される。こ
れは、加減算器３５の演算結果の第０桁がＯＨであれば
第１乃至第６が仮数部有効桁となるので第７桁を丸めた
加減算器３５の演算結果の方が正しく、また第０桁がＯ
Ｈでなければ第０乃至第５桁が有効桁となるので第６桁
を丸めた加減算器４５の演算結果の方が正しいことによ
る。
〈実質減算〉の場合
この場合には加減算器４５の演算結果の第０桁並びに第
１桁に注目し、入力Ａ、Ｂの指数部の差が０の場合には
第０桁が０ならば、入力Ａ、Ｂの指数部の差が０でない
場合には第１桁が０ならば、加減算器４５の演算結果が
選択され、これらのいずれでもない場合には加減算器３
５の演算結果が選択される。この理由は次の通りである
。まず、指数部差がＯであった場合には、加減算器４５
では前記したようにＲ−Ｌの演算が行われ、Ｒ≧Ｌのと
きだけその演算結果の第０桁が０となるので、このとき
にはその演算結果を選択する必要がある。また指数部差
が１であった場合には、加減算器４５では前記したよう
に丸め無しのＬ−Ｈの演算が行イっれ、その演算結果の
第１桁が０のときは仮数部有効桁は第２桁以降となるた
め、その演算結果（丸め無しの加減算器４５の演算結果
）を選択する必要がある。更に指数部差が２以上の場合
には、加減算器４５では前記したように第８桁の丸め付
きのＬ−Ｒの演算が行われ、その演算結果の第１桁が０
のときには、第２桁乃至第７桁が有効であるためその演
算結果（ｍ８桁で丸めを行）た加減算器４５の演算結果
）を選択する必要がある。
１桁に注目し、入力Ａ、Ｂの指数部の差が０の場合には
第０桁が０ならば、入力Ａ、Ｂの指数部の差が０でない
場合には第１桁が０ならば、加減算器４５の演算結果が
選択され、これらのいずれでもない場合には加減算器３
５の演算結果が選択される。この理由は次の通りである
。まず、指数部差がＯであった場合には、加減算器４５
では前記したようにＲ−Ｌの演算が行われ、Ｒ≧Ｌのと
きだけその演算結果の第０桁が０となるので、このとき
にはその演算結果を選択する必要がある。また指数部差
が１であった場合には、加減算器４５では前記したよう
に丸め無しのＬ−Ｈの演算が行イっれ、その演算結果の
第１桁が０のときは仮数部有効桁は第２桁以降となるた
め、その演算結果（丸め無しの加減算器４５の演算結果
）を選択する必要がある。更に指数部差が２以上の場合
には、加減算器４５では前記したように第８桁の丸め付
きのＬ−Ｒの演算が行われ、その演算結果の第１桁が０
のときには、第２桁乃至第７桁が有効であるためその演
算結果（ｍ８桁で丸めを行）た加減算器４５の演算結果
）を選択する必要がある。
マルチプレクサ５１の選択出力データは、第５図に示す
リーディングゼロ検出回路１９、シフト回路２０と同様
のリーディングゼロ検出回路３９、シフト回路４０に供
給される。リーディングゼロ検出回路３９は、マルチプ
レクサ５１の選択出力データのリーディングゼロの桁数
を検出する。シフト回路４０は、この検出されたリーデ
ィングゼロの桁数だけマルチプレクサ５１の選択出力デ
ータを左シフトし、正規化された結果の仮数部を出力す
る。
リーディングゼロ検出回路１９、シフト回路２０と同様
のリーディングゼロ検出回路３９、シフト回路４０に供
給される。リーディングゼロ検出回路３９は、マルチプ
レクサ５１の選択出力データのリーディングゼロの桁数
を検出する。シフト回路４０は、この検出されたリーデ
ィングゼロの桁数だけマルチプレクサ５１の選択出力デ
ータを左シフトし、正規化された結果の仮数部を出力す
る。
さて、入力Ａ、Ｂの指数部は、指数部差検出部３１の他
にマルチプレクサ４９にも供給される。マルチプレクサ
４９は、指数部差検出部３１から出力される指数部差を
示す信号３１ｂに応じ、入力Ａ、 Ｂの指数部のうち大
きい方を選択する。マルチプレクサ４Ｉによって選択さ
れた指数部は指数部補正用の減算器４２に供給される。
にマルチプレクサ４９にも供給される。マルチプレクサ
４９は、指数部差検出部３１から出力される指数部差を
示す信号３１ｂに応じ、入力Ａ、 Ｂの指数部のうち大
きい方を選択する。マルチプレクサ４Ｉによって選択さ
れた指数部は指数部補正用の減算器４２に供給される。
この減算器４２には、リーディングゼロ検出回路３９に
よって検出されたリーディングゼロの桁数も供給される
。減算器４２は、マルチプレクサ４１によって選択され
た大きい方の指数部から、上記リーディングゼロの桁数
、即ちシフト回路４０で仮数部正規化のために左シフト
した桁数だけ減じ、演算結果の指数部を求める。
よって検出されたリーディングゼロの桁数も供給される
。減算器４２は、マルチプレクサ４１によって選択され
た大きい方の指数部から、上記リーディングゼロの桁数
、即ちシフト回路４０で仮数部正規化のために左シフト
した桁数だけ減じ、演算結果の指数部を求める。
さて、マルチプレクサ制御部５２は、前記したマルチプ
レクサ５１の制御の他に、実質減算で且つ信号３１ｃが
“１” （入力Ａ、Ｂの指数部差が０）の場合における
加減算器３５の出力の正負を検出するように構成されて
いる。このマルチプレクサ制御部５２の正負検出結果は
、実質演算モード決定部３６から出力される予測符号と
共に符号生成部４３に供給される。符号生成部４３は、
実質演算モード決定部３６からの予測符号とマルチプレ
クサ制御部５２による正負検出結果をもとに、演算結果
の符号を生成する。ここでは、正負検出結果が正（ゼロ
を含む）を示しているならば（即ち実質減算で、指数部
差がＯで且つ加減算器３５の演算結果が正の場合には）
、実質演算モード決定部３Ｂからの予測符号がそのまま
結果の符号と１．て出力され、正負検出結果が負を示し
ているならば、実質演算モード決定部３６からの予測符
号の反転データが結果の符号として出力される。
レクサ５１の制御の他に、実質減算で且つ信号３１ｃが
“１” （入力Ａ、Ｂの指数部差が０）の場合における
加減算器３５の出力の正負を検出するように構成されて
いる。このマルチプレクサ制御部５２の正負検出結果は
、実質演算モード決定部３６から出力される予測符号と
共に符号生成部４３に供給される。符号生成部４３は、
実質演算モード決定部３６からの予測符号とマルチプレ
クサ制御部５２による正負検出結果をもとに、演算結果
の符号を生成する。ここでは、正負検出結果が正（ゼロ
を含む）を示しているならば（即ち実質減算で、指数部
差がＯで且つ加減算器３５の演算結果が正の場合には）
、実質演算モード決定部３Ｂからの予測符号がそのまま
結果の符号と１．て出力され、正負検出結果が負を示し
ているならば、実質演算モード決定部３６からの予測符
号の反転データが結果の符号として出力される。
以上が第１図の浮動小数点演算回路の動作説明であるが
、ここで演算処理に要する時間について説明する。第５
図から第１図の構成への変更で、（第５図に示す加減算
器１５に対応する）仮数部用の加減算器３５．４５まで
においては、丸めデータ生成部５０並びにマルチプレク
サ４９が追加回路としては最も処理時間のかかるバスで
あるが、（第５図に示すシフト回路１４に相当する）桁
合わせ用のシフト回路３４の処理時間と比べて大した違
いはない。
、ここで演算処理に要する時間について説明する。第５
図から第１図の構成への変更で、（第５図に示す加減算
器１５に対応する）仮数部用の加減算器３５．４５まで
においては、丸めデータ生成部５０並びにマルチプレク
サ４９が追加回路としては最も処理時間のかかるバスで
あるが、（第５図に示すシフト回路１４に相当する）桁
合わせ用のシフト回路３４の処理時間と比べて大した違
いはない。
また、加減算器３５．４５以降の回路では、第５図では
加減算器３５．４５に対応する加減算器１５以降に２段
目の加減算器１７が設けられていたのに対し、第１図で
は加減算器１７に比べて処理時間の少ないマルチプレク
サ制御部５２並びにマルチプレクサ５１が設けられるだ
けであり、処理時間は大幅に減少する。即ち第１図の構
成によれば、第５図の従来構成に比べて高速なｉｆ−動
小数点加減算回路が実現できる。
加減算器３５．４５に対応する加減算器１５以降に２段
目の加減算器１７が設けられていたのに対し、第１図で
は加減算器１７に比べて処理時間の少ないマルチプレク
サ制御部５２並びにマルチプレクサ５１が設けられるだ
けであり、処理時間は大幅に減少する。即ち第１図の構
成によれば、第５図の従来構成に比べて高速なｉｆ−動
小数点加減算回路が実現できる。
以上は、単精度の浮動小数点加減算回路に実施した場合
について説明したが、倍精度等異なる精度の加減算回路
にも、丸めを行う桁位置等を変える（例えば倍精度では
単精度での丸めを行う桁位置に８を加えた桁位置とする
）だけで同様に適用可能である。
について説明したが、倍精度等異なる精度の加減算回路
にも、丸めを行う桁位置等を変える（例えば倍精度では
単精度での丸めを行う桁位置に８を加えた桁位置とする
）だけで同様に適用可能である。
［発明の効果］
以上詳述したようにこの発明によれば、浮動小数点数の
仮数部の加減算が１段の加減算器を通すだけで行えるの
で、処理の高速化が図れる。
仮数部の加減算が１段の加減算器を通すだけで行えるの
で、処理の高速化が図れる。
第１図はこの発明の一実施例に係る浮動小数点加減算回
路のブロック構成図、第２図（ａ）乃至第２図（ｄ）は
丸めを行う桁位置を実質演算モードおよび被演算データ
の指数部差別に説明するためのもので、第２図（ａ）は
実質加算の場合、第２図（ｂ）は実質減算で指数部差が
０の場合、第２図（ｃ）は実質減算で指数部差が１の場
合、第２図（ｄ）は実質減算で指数部差が２の場合をそ
れぞれ説明するための図、第３図は第１図に示す実質演
算モード決定部３６の入出力論理を説明するための図、
第４図は浮動小数点数のフォーマット図、第５図は従来
の浮動小数点加減算回路のブロック構成図である。 ３１・・・指数部差検出部、３２．３３．４９．５１・
・・マルチプレクサ、３４．４０・・・シフト回路、３
５．４５・・・加減算器、３６・・・実質演算モード決
定部、４６．４８．５０・・・丸めデータ生成部、５２
・・・マルチプレクサ制御部。 出願人代理人 弁理士 鈴江武彦 第２図（ａ） 察２図（ｂ） ４２図（Ｃ） 烙２！ｉ！！！（ｄ）
路のブロック構成図、第２図（ａ）乃至第２図（ｄ）は
丸めを行う桁位置を実質演算モードおよび被演算データ
の指数部差別に説明するためのもので、第２図（ａ）は
実質加算の場合、第２図（ｂ）は実質減算で指数部差が
０の場合、第２図（ｃ）は実質減算で指数部差が１の場
合、第２図（ｄ）は実質減算で指数部差が２の場合をそ
れぞれ説明するための図、第３図は第１図に示す実質演
算モード決定部３６の入出力論理を説明するための図、
第４図は浮動小数点数のフォーマット図、第５図は従来
の浮動小数点加減算回路のブロック構成図である。 ３１・・・指数部差検出部、３２．３３．４９．５１・
・・マルチプレクサ、３４．４０・・・シフト回路、３
５．４５・・・加減算器、３６・・・実質演算モード決
定部、４６．４８．５０・・・丸めデータ生成部、５２
・・・マルチプレクサ制御部。 出願人代理人 弁理士 鈴江武彦 第２図（ａ） 察２図（ｂ） ４２図（Ｃ） 烙２！ｉ！！！（ｄ）
Claims (3)
- （１）仮数部が１６進数ｎ桁で表現される２つの浮動小
数点数の加減算を行う浮動小数点加減算回路において、 上記２つの浮動小数点数のうち指数部の大きい方の仮数
部を選択する第１マルチプレクサと、上記２つの浮動小
数点数のうち指数部の小さい方の仮数部を選択する第２
マルチプレクサと、この第２マルチプレクサの出力デー
タを上記２つの浮動小数点数の指数部の差の桁数だけ右
シフトするシフト回路と、 上記２つの浮動小数点数の符号および外部から与えられ
る加減算の区別を示す演算モード情報をもとに、上記２
つの浮動小数点数の仮数部に対して実質加算または実質
減算のいずれを行うかを示す実質演算モードを決定する
ための実質演算モード決定手段と、 この実質演算モード決定手段によって実質減算が決定さ
れ且つ上記指数部の差が無い場合には上記第１マルチプ
レクサの出力データから上記シフト回路の出力データを
減じ、上記指数部の差が有る場合または上記実質演算モ
ード決定手段によって実質加算が決定された場合には上
記第１マルチプレクサの出力データの下位側に第ｎ＋１
桁丸め用の１桁データが付加されたデータと上記シフト
回路の出力データとの演算を上記実質演算モード決定手
段によって決定される実質演算モードに応じて行う上位
に１桁の拡張桁を有する仮数部用の第１加減算器と、 上記実質演算モード決定手段によって実質減算が決定さ
れ且つ上記指数部の差が無い場合には上記シフト回路の
出力データから上記第１マルチプレクサの出力データを
減じ、上記実質演算モード決定手段によって実質減算が
決定され且つ上記指数部の差が１の場合には上記第１マ
ルチプレクサの出力データから上記シフト回路の出力デ
ータを減じ、上記実質演算モード決定手段によって実質
減算が決定され且つ上記指数部の差が２以上の場合には
上記第１マルチプレクサの出力データの下位側に第ｎ＋
２桁丸め用の２桁データが付加されたデータから上記シ
フト回路の出力データを減じ、上記実質演算モード決定
手段によって実質加算が決定された場合には上記第１マ
ルチプレクサの出力データの最下位桁の最上位ビットに
第ｎ桁丸めのために“１”が加えられたデータと上記シ
フト回路の出力データとを加算する上位に１桁の拡張桁
を有する仮数部用の第２加減算器と、上記第１および第
２加減算器の演算結果のいずれか一方を選択する第３マ
ルチプレクサと、を具備し、上記第１および第２加減算
器を並列に動作させ、その演算結果のいずれか一方を正
しい仮数部演算結果として上記第３マルチプレクサから
選択出力するようにしたことを特徴とする浮動小数点加
減算回路。 - （２）上記実質演算モード決定手段によって実質加算が
決定された場合には上記第１加減算器の演算結果に応じ
て上記第３マルチプレクサを制御し、上記実質演算モー
ド決定手段によって実質減算が決定された場合には上記
指数部の差および上記第２加減算器の演算結果に応じて
上記第３マルチプレクサを制御するマルチプレクサ制御
手段を備えたことを特徴とする選択する第１請求項記載
の浮動小数点加減算回路。 - （３）上記マルチプレクサ制御手段は、上記実質加算の
場合には、上記第１加減算器の演算結果の第０桁が０で
あれば同演算結果が選択され、０でなければ上記第２加
減算器の演算結果が選択され、上記実質減算の場合には
、上記指数部の差が０で且つ上記第２加減算器の演算結
果の第０桁が０であるか、或は上記指数部の差が０で無
く且つ上記第２加減算器の演算結果の第１桁が０であれ
ば同演算結果が選択され、そのいずれでもなければ上記
第１加減算器の演算結果が選択されるように上記第３マ
ルチプレクサを制御することを特徴とする第２請求項記
載の浮動小数点加減算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132977A JPH01302425A (ja) | 1988-05-31 | 1988-05-31 | 浮動小数点加減算回路 |
| US07/359,145 US5063530A (en) | 1988-05-31 | 1989-05-31 | Method of adding/subtracting floating-point representation data and apparatus for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132977A JPH01302425A (ja) | 1988-05-31 | 1988-05-31 | 浮動小数点加減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302425A true JPH01302425A (ja) | 1989-12-06 |
Family
ID=15093911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132977A Pending JPH01302425A (ja) | 1988-05-31 | 1988-05-31 | 浮動小数点加減算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5063530A (ja) |
| JP (1) | JPH01302425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259330A (ja) * | 1990-03-08 | 1991-11-19 | Fujitsu Ltd | 加算、又は減算のための二入力算術演算方式及び１０進加減算回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
| DE69133072T2 (de) * | 1990-08-24 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd. | Verfahren und Gerät zur Berechnung von Gleitkommadaten |
| JP2508912B2 (ja) * | 1990-10-31 | 1996-06-19 | 日本電気株式会社 | 浮動小数点加算装置 |
| JPH0520028A (ja) * | 1990-12-28 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 加減算のための浮動小数点演算装置の仮数部処理回路 |
| US5303174A (en) * | 1991-10-07 | 1994-04-12 | Nec Corporation | Floating pointing arithmetic operation system |
| KR960024897A (ko) * | 1994-12-31 | 1996-07-20 | 김주용 | 반올림 구조를 개선한 부동 소수점 산술 연산기 |
| US5764556A (en) * | 1995-07-18 | 1998-06-09 | Advanced Micro Devices, Inc. | Method and apparatus for performing floating point addition |
| US5954790A (en) * | 1996-10-17 | 1999-09-21 | Samsung Electronics Company, Ltd. | Method and apparatus for parallel prediction and computation of massive cancellation in floating point subtraction |
| US20030055859A1 (en) * | 2001-05-04 | 2003-03-20 | Southern Methodist University | Fast IEEE floating-point adder |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488252A (en) * | 1982-02-22 | 1984-12-11 | Raytheon Company | Floating point addition architecture |
| US4562553A (en) * | 1984-03-19 | 1985-12-31 | Analogic Corporation | Floating point arithmetic system and method with rounding anticipation |
| EP0208939A3 (en) * | 1985-06-19 | 1990-08-22 | Nec Corporation | Arithmetic circuit for calculating absolute difference values |
| JPH069028B2 (ja) * | 1986-02-18 | 1994-02-02 | 日本電気株式会社 | 演算装置 |
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| JP2558669B2 (ja) * | 1986-12-29 | 1996-11-27 | 松下電器産業株式会社 | 浮動小数点演算装置 |
-
1988
- 1988-05-31 JP JP63132977A patent/JPH01302425A/ja active Pending
-
1989
- 1989-05-31 US US07/359,145 patent/US5063530A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03259330A (ja) * | 1990-03-08 | 1991-11-19 | Fujitsu Ltd | 加算、又は減算のための二入力算術演算方式及び１０進加減算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5063530A (en) | 1991-11-05 |
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