JPH02171923A - 浮動小数点加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、浮動小数点を扱う電子計算機やディジタル
シグナルプロセッサ等に好適な浮動小数点加減算装置に
関する。

（従来の技術） 一般に浮動小数点数は、第８図（ａ）に示すようなフォ
ーマットで表現され、１ビットの符号（仮数部符号）Ｓ
　（Ｓ−０で正またはゼロ、Ｓ−１で負）、ｅビット（
例えば７ビット）の指数部Ｅ１および仮数部Ｍから成る
。上記浮動小数点数は、その長さの違いにより、単精度
、倍精度、４倍精度等に分類される。通常、単精度の浮
動小数点数は第８図（ｂ）に示すように３２ビットで構
成され、したがって倍精度の浮動小数点数は第８図（Ｃ
）に示すように６４ビットで、４倍精度の浮動小数点数
は第８図（ｄ）に示すように１２８ビットで、それぞれ
構成される。この場合、浮動小数点数の符号Ｓは１ビッ
ト、指数部Ｅは７ビット（ｅビット）であることから、
仮数部Ｍは、単精度ではビット８〜３１の２４ビット、
倍精度ではビット８〜６３の５６ビット、４倍精度では
ビット８〜１２７の１２０ビットである。また仮数部Ｍ
を、単精度ではｄＯ〜ｄ　ｍ−１のｍ桁、倍精度ではｄ
Ｏ〜ｄｎ−１の０桁、４倍精度ではｄｏ　−ｄｑ−１の
９桁であるものとすると、１桁を４ビットで表現する通
常のシステムでは、ｍ　＝　６　、ｎ　−１４、ｑ−３
０である。

さて、近年の浮動小数点加減算装置は、単精度および倍
精度の両浮動小数点数の加減算が行えるようになってい
るものが多い。このような装置では、２つの演算対象浮
動小数点数の仮数部のうち指数部の小さい方の仮数部を
、両浮動小数点数の指数部の差の分だけシフト回路によ
って下位方向（右方向）にシフトして位取りを合わせる
ようにしている。このようにして位取りを合わされた仮
数部は、加減算器（または加算器）の演算に供される。

この加減算器（加算器）では、演算精度の向」二のため
に、シフト回路によって右にシフトアウトされた桁も含
めた演算が行われる。この余分に演算される桁はガード
デジットと呼ばれ、通常２桁ｇｌ　ｇ２が用いられる。

このため、単精度および倍精度の浮動小数点数の仮数部
演算に用いられる加減算器（加算器）に要求される演算
桁数は、第８図のフォーマットの例では少なくとも１６
桁（６４ビット）となり、更に４倍精度の浮動小数点数
の仮数部演算にも適用できるためには、少なくとも３２
桁（１２８ビット）といった膨大なものとなる。

（発明が解決しようとする課題） 上記したように４倍精度の浮動小数点の加減算を可能と
するためには、倍精度の浮動小数点の仮数部演算に用い
られる加減算器（または加算器）の桁数を、倍精度の場
合のほぼ２倍とする必要があり、極めて大規模な加減算
器（加算器）を必要とする問題があった。

したがってこの発明の解決すべき課題は、単精度および
倍精度の浮動小数点数の仮数部演算用の加算器をそのま
ま用いて４倍精度の浮動小数点数の仮数部演算が行える
ようにすることである。

［発明の構成］ （課題を解決するための手段） この発明は、１ビットの仮数部符号、ｅビットの指数部
および１桁がＮビットで表現される９桁の仮数部から成
り、ビット長が４倍精度に一致するＱビットの正規化さ
れた２つの浮動小数点数ＯＰＩ、ＯＰ２を入力して加算
或は減算を行い、その結果を正規化された浮動小数点数
として出力する浮動小数点加減算装置において、ＯＰＩ
、ＯＦ２のうち指数部の小さい方の９桁の仮数部を入力
し、ＯＰＩ、ＯＦ２の指数部の差の桁数だけ右シフトす
るシフト操作、および実質減算となる場合に右シフト前
のデータまた右シフト後のデータを１の補数に反転する
補数化操作を行う桁合わせ手段と、ＯＰｌ、０Ｐ２のう
ち指数部の大きい方の９桁の仮数部を第０桁乃至第ｎ−
１十ｇ桁までの上位桁と第ｎ＋ｇ桁乃至第ｑ−１桁（但
し、ｎは倍精度の浮動小数点数の仮数部の桁数、ｇは演
算の精度を上げるために用いられるガードデジットの桁
数）までの下位桁とに分割し、４倍精度演算時には下位
に２桁のガードデジットが付加された下位桁、上位桁の
順で切替え出力するマルチプレクサ（第３マルチプレク
サ）と、上記桁合わせ手段から出力される９桁の仮数部
を第０桁乃至第ｎ−１十ｇ桁までの上位桁と第ｎ　十ｇ
桁乃至第ｑ−１桁までの下位桁とに分割し、４倍精度演
算時には下位に２桁のガードデジットが付加された下位
桁、上位桁の順で切替え出力するマルチプレクサ（第４
マルチプレクサ）と、この２つのマルチプレクサからの
出力データ間の加算を行うための第１加算器と、この第
１加算器の加算結果およびキャリー出力を保持するため
の保持手段と、上記第１加算器による４倍精度演算のた
めの上位桁に対する加算時には、上記保持手段に保持さ
れている先の下位桁に対する加算時の第１加算器からの
キャリー出力を同第１加算器のキャリー入力とするキャ
リー制御手段と、４倍精度演算時には、３ｆ！１加算器
の上位桁に対する加算結果が正であれば、上記保持手段
に保持されている第１加算器の下位桁に対する加算結果
と丸め用のデータとを加算して丸めを行い、上記上位桁
加算結果が負であれば、上記下位桁加算結果が１の補数
に反転されたデータと値０とを加算して負から正へのデ
ータ変換を行う第２加算器と、４倍精度演算時には、第
２加算器からのキャリー出力をキャリー入力とし、第１
加算器の上位桁に対する加算結果が正であれば、この上
位桁加算結果の」二位に１桁の拡張桁が付加されたデー
タと値Ｏとの加算を行い、上位桁加算結果が負であれば
、この上位桁加算結果が１の補数に反転され、その上位
に１桁の拡張桁が付加されたデータと値０との加算を行
う第３加算器と、第２加算器および第３加算器の両出力
データを連結した連結データのリーディング・ゼロ桁の
桁数だけ上記連結データを左シフトして９桁の正規化さ
れた仮数部を出力するシフト回路とを備えたことを特徴
とする。

（作用） 上記の構成によれば、桁合わせされた２つの仮数部（実
質減算の場合には指数部が小さい方の仮数部は１の補数
に反転されている）が、上位桁と下位桁に分割されて下
位桁、上位桁の順に１つの加算器（第１加算器）に切替
え出力され、まず下位桁同士の演算が行われて正しい下
位桁演算結果が得られ、そのときのキャリー出力と共に
保持手段に保持される。この保持手段に保持されたキャ
リー出力は、次の第１加算器の演算においては同加算器
のキャリー入力となり、上位桁同士の演算が行われて正
しい上位桁演算結果が得られる。

第２加算器においては、４倍精度演算時には、上記上位
桁演算結果が正であれば下位桁演算結果と丸め用のデー
タとを加算する丸めが行われ、上位桁加算結果が負であ
れば上記下位桁加算結果が１の補数に反転されたデータ
と値０とが加算されて負から正へのデータ変換が行われ
る。また第３加算器においては、４倍精度演算時には、
第２加算器からのキャリー出力がキャリー入力とされ、
上記上位桁加算結果が正であれば、この上位桁加算結果
の上位に１桁の拡張桁が付加されたデータと値０とが加
算され、上位桁加算結果が負であれば、この上位桁加算
結果が１の補数に反転され、その上位に１桁の拡張桁が
付加されたデータと値Ｏとが加算されて負から正へのデ
ータ変換が行われる。

この第２および第３加算器の両出力データは連結されて
シフト回路に供給され、その連結データのリーディング
会ゼロ桁の桁数だけ左シフトされ、９桁の正規化された
仮数部が出力される。

（実施例） 第１図はこの発明の一実施例に係る浮動小数点加減算装
置のブロック構成図である。なお、図中、信号線を斜め
に横切る記号／に付されている数字は、数字単独の場合
には桁数を示し、記号Ｏで囲まれている場合にはビット
数を示す。

第１図において、１１．１２は被演算データである正規
化された浮動小数点データＯＰ１．０Ｐ２を保持するた
めの例えば１２８ビットのレジスタであり、単精度、倍
精度は勿論、４倍精度の浮動小数点データ（第８図参照
）も保持できるようになっている。今、レジスタ１１．
１２に４倍精度の正規化された浮動小数点データＯＰＩ
、ＯＰ２が保持されたものとする。レジスタ１１．１２
に保持されたデータＯＰＩ、ＯＰ２のｅビット指数部（
ここではｅｍ７であり、ビット１〜ビット７）のフィー
ルドには、上記ＯＰｌとＯＦ２との指数部の差（の絶対
値）を検出するための指数部差検出部１３が接続されて
いる。指数部差検出部１３は、ＯＰＩの指数部からＯＦ
２の指数部を減じるｅビット減算器１３ａ、ＯＦ２の指
数部からＯＰＩの指数部を減じるｅビット減算器１３ｂ
、およびマルチプレクサ１３ｃを有している。このマル
チプレクサ１３ｃの０側入力には減算器１３ａの出力が
接続され、１側入力には減算器１３ｂの出力が接続され
る。マルチプレクサ１３ｃは減算器１３ａからのキャリ
ー出力に応じた選択動作を行い、減算器１３ａ、　１３
ｂの減算結果（指数部の差）の正の方を選択する。

指数部差検出部１３の減算器１３ａからのキャリー出力
はマルチプレクサ１４〜１６の選択信号としても用いら
れる。マルチプレクサ１４の０側入力には上記ＯＰＩの
指数部が供給され、１側入力にはＯＦ２の指数部が供給
される。マルチプレクサ１４は減算器１３ａからのキャ
リー出力に応じた選択動作を行い、ＯＰＩおよびＯＦ２
の指数部のうちの値が大きい方を選択する。またマルチ
プレクサ１５の０側入力およびマルチプレクサ１６の１
側入力には上記ＯＰｌの仮数部ｄＯ〜ｄ　ｑ−ｔが供給
され、マルチプレクサ１５の１側入力およびマルチプレ
クサ１Ｂの０゛側入力には上記ＯＰ２の仮数部ｄＯ〜ｄ
ｑ−１が供給される。マルチプレクサ１５．１８は減算
器１３ａからのキャリー出力に応じた選択動作を行い、
マルチプレクサ１５はＯＰＩおよびＯＦ２のうちの指数
部が大きい方の仮数部を選択し、マルチプレクサ１６は
ｏＰｌおよびＯＦ２のうちの指数部が小さい方の仮数部
を選択する。このマルチプレクサ１５．１Ｂによらて選
択さる仮数部のフォーマットを第２図に示す。

マルチプレクサ１５によって選択された仮数部（第２図
参照）の上位のｄＯ〜ｄｎ＋１のｎ＋２桁（−１６桁、
但しｎ−１４）は、マルチプレクサ１７の０側入力に供
給される。このマルチプレクサ１７の１側入力には、マ
ルチプレクサ１５によって選択された仮数部の下位のｄ
　ｎ＋２〜ｄｑ−１（ここではｑ−３０）とガードデジ
ットとしての例えば２桁ｇ１ｇ２（値は０）との（ｑ＋
１）−＜ｎ＋１）桁（ここでは］６６桁が供給される。

このマルチプレクサ１７は、４倍精度の浮動小数点デー
タの仮数部の演算を上位桁と下位桁とに分けて行うため
に設けられたもので、このマルチプレクサ１７を交互に
切替えることにより、４倍精度の浮動小数点データの仮
数部（ＯＰＩ　、ＯＦ２の指数部が大きい方の仮数部）
およびガードデジットが２回（２サイクル）に分けて出
力される。そこで、この切替えのための信号ＱＬが、図
示せぬマイクロプログラム制御部からマルチプレクサ１
７に与えられるようになっている。この信号ＱＬは、単
精度および倍精度の浮動小数点データの演算の場合には
“０２のままであり、４倍精度浮動小数点データの演算
の場合には、（下位桁の演算を行うための）第１サイク
ルにおいて“１ｍとなり、（上位桁の演算を行うための
）次の第２サイクルにおいて“０″に戻る。したがって
マルチプレクサ１７は、４倍精度浮動小数点データの演
算時には、信号ＱＬが°１“となる第１サイクルにおい
ては、マルチプレクサ１５の出力データ（仮数部）の下
位桁ｄ　ｎ＋２〜ｄ　ｑ−１とガードデジット２桁ｇｌ
　ｇ２とを選択出力し、信号ＱＬが“０°となる第２サ
イクルにおいては、マルチプレクサ１５の出力データ（
仮数部）の上位桁ｄＯ〜ｄ　ｎｉｌを選択出力する。

この様子を第３図に示す。なお、倍精度の浮動小数点デ
ータの場合には、ｄｎ、ｄｎ＋１の２桁がガードデジッ
トとなる。

マルチプレクサｔｅの出力は１桁（３０桁）のシフト回
路１８の入力に接続されている。シフト回路１８は−、
マルチプレクサ１６の選択出力データ、即ちＯＰＩ、Ｏ
Ｆ２のうちの指数部の小さい方の仮数部を、指数部差検
出部１３（のマルチプレクサ１３Ｃ）から出力される（
ＯＰｌ、、ＯＦ２の）指数部の差の絶対値だけ右シフト
してマルチプレクサ１５の選択出力データ（ＯＰＩ、Ｏ
Ｆ２のうちの指数部の大きい方の仮数部）に対する桁合
せを行う機能と、この右シフト結果をＯＰＩ　、ＯＦ２
間の演算が実質加算となるか実質減算となるかを示す実
質演算モード信号Ｍ２により、Ｍ２−０（実質加算の場
合）であればそのまま出力し、Ｍ２−１（実質減算の場
合）であれば反転して（１の補数をとって）出力する機
能とを有している。この実質演算モード信号Ｍ２は、実
質演算モード判別部１９から出力されるもので、レジス
タ１１．１２に保持されているデータＯＰＩ、ＯＰ２の
符号Ｓ（１ビット）　およびＯＰＩ　＋ＯＰ２　　（加
算）を行うかＯＰＩ　−０Ｐ２　　（減算）を行うかを
命令レベルで指定する演算モード信号Ｍ１に応じて決定
される。

演算モード信号Ｍ１は“０”で加算指定を“１”で減算
指定を示すようになっており、演算命令に応じてマイク
ロプログラム制御部から出力される。

実質演算モード判別部１９の実質演算判別論理を第４図
に示す。

マルチプレクサ１６の出力はゼロ検出部２０にも接続さ
れている。このゼロ検出部２０は、マルチプレクサ１６
から選択出力されるＯＰＩ、ＯＦ２のうちの指数部の小
さい方の仮数部の中で、指数部差検出部１３（のマルチ
プレクサ１３ｃ）から出力される（ＯＰＩ　、ＯＦ２の
）指数部の差の絶対値で示される桁、即ちシフト回路１
８によってガードデジットより下位桁にシフトアウトさ
れる桁が全てゼロ（０）であることを検出するための検
出機能を有している。

シフト回路１８の出力は前記マルチプレクサ１７と同様
のマルチプレクサ２１と接続されている。マルチプレク
サ２１の０側入力には、シフト回路１８の出力（９桁）
の上位のｄＯ〜ｄｎ＋ｌのｎ＋２桁（−１６桁、但しｎ
−１４）が入力され、１側入力にはシフト回路１８の出
力（９桁）の下位のｄ　ｎ＋２〜ｄ　ｑ−ｔ　　（ここ
ではｑ−３０）とガードデジットとしての２桁ｇｌ　ｇ
２との（ｑ＋ｌ）　−（ｎ＋１）桁（ここでは１６桁）
が供給される。マルチプレクサ２１は前記マルチプレク
サ１７と同様に信号ＱＬに応じて選択動作を行い、ＱＬ
−１である第１サイクルにおいてはシフト回路１８の出
力の下位桁ｄ　ｎ＋２〜ｄ　Ｑ−ｉとガードデジット２
桁ｇｌ　ｇ２とを選択出力し、信号ＱＬが“０″となる
第２サイクルにおいてはシフト回路１８の出力の上位桁
ｄＯ〜ｄ　ｎｉｌを選択出力する。

マルチプレクサ１７の出力（１６桁）は１６桁加算器２
２の左側入力と接続されている。この加算器２２の右側
入力にはマルチプレクサ２１の出力（１６桁）が接続さ
れ、そのキャリー入力ＣＩには加算器２２のキャリー入
力制御を行うキャリー制御部２３の出力が接続されてい
る。このキャリー制御部２３の入力には、加算器２２か
らのキャリー出力、実質演算モード判別部１９から出力
される実質演算モード信号Ｍ２を、それぞれビット０，
１の位置にラッチするベクトル演算用のレジスタ２４の
ビットＯ出力、更には実質演算モード判別部１９の出力
、ゼロ検出部２０の出力、前記信号ＱＬ、および４倍精
度の浮動小数点データの演算か否かを示す信号Ｑが接続
されている。

キャリー制御部２３は、加算器２２の入力ＣＩへのキャ
リー入力制御を、同制御部２３の入力に接続されている
上記各部からの信号をもとに第５図に示す論理に従って
実行する。即ちキャリー制御部２３は、信号ＱＬが１”
の場合（即ち４倍精度浮動小数点データの演算の第１サ
イクルの場合）には、実質演算モード信号Ｍ２が“０”
　（実質加算）であれば論理“０“のキャリー入力を、
実質演算モード信号Ｍ２が“１゛　（実質減算）であれ
ばゼロ検出部２０の検出結果で決まるキャリー入力を、
加算器２２のキャリー入力ＣＩに与える（第４図（ａ）
参照）。」−２ゼロ検出部２０の検出結果で決まるキャ
リー入力は、同検出結果が１″　（真）ならば（即ちシ
フト回路１８の右シフトによりガードデジットより下位
桁にシフトアウトされる桁が全てゼロならば）“１”と
なり、同検出結果が“０”（偽）ならば（即ちシフト回
路１８の右シフトによリシフトアウトされる桁にゼロ以
外の桁があるならば）０となる。このキャリー入力制御
により、実質減算の場合に無条件に１″のキャリーを入
力する方式に比べ、演算精度が向上する。

次にキャリー制御部２３は、信号ＱＬが“０″の場合に
は、信号Ｑの状態によって異なるキャリー入力制御を行
う（第４図（ｂ）参照）。まずＱＬ−０でＱ−１の場合
、即ち４倍精度浮動小数点データの演算の第２サイクル
の場合には、キャリー制御部２３はレジスタ２４にラッ
チされている第１ザイクルにおける加算器２２からのキ
ャリー出力を、そのまま加算器２２のキャリー入力ＣＩ
に与える。また（Ｑ　Ｌ　−０で）Ｑ−０の場合、即ち
４倍精度浮動小数点データ以外の演算（単精度または倍
精度浮動小数点データの演算）の場合には、キャリー制
御部２３はＱＬ−１の場合と同様に、実質演算モード信
号Ｍ２が“０”　（実質加算）であれば論理“０“のキ
ャリー入力を、実質演算モード信号Ｍ２が“１″　（実
質減算）であればゼロ検出部２０の検出結果で決まるキ
ャリー入力を、加算器２２のキャリー入力ＣＩに与える
。

さて、４倍精度浮動小数点演算（加減算）の第１サイク
ル（ＱＬ−１、Ｑ−１の場合）では、第４図（ａ）に示
す論理に従うキャリーがキャリー制御部２３から加算器
２２のキャリー入力ＣＩに与えられ、この状態で、ＱＬ
−１に応じてマルチプレクサ１７．２１からの選択出力
されるデータ（４倍精度浮動小数点の下位仮数部ｄ　ｎ
ｉｌ　＝　ｄ　ｑ−ｉ並びにガードデジット２桁ｇ１ｇ
２）間の１６桁加減算が加算器２２において行われる。

加算器２２の出力はベクトル演算用のレジスタ２５．２
Ｂのうちのレジスタ２５の入力と接続されている。一方
、レジスタ２Ｇの入力はマルチプレクサ１４の出力と接
続されている。このレジスタ２５．２６および前記レジ
スタ２４は、単精度または倍精度の浮動小数点データを
対象とするベクトル演算時に、同レジスタ２５．２８．
２４の前後で別々のデータを処理するために用いられる
。

また、４倍精度の浮動小数点データの加減算時には、ベ
クトル演算は禁止されているものの、レジスタ２５は」
二記した第１サイクルにおける加算器２２の加減算結果
（４倍精度浮動小数点の下位仮数部の加減算結果）をラ
ッチするのに用いられる。また上記第１サイクルにおい
ては、レジスタ２４は前記したように加算器２２からの
キャリー出力並びに実質演算モード判別部１９からの実
質演算モード信号Ｍ２をラッチするのに用いられ、レジ
スタ２５はマルチプレクサ１４の選択出力データをラッ
チするのに用いられる。

以上の構成により、４倍精度浮動小数点加減算の第１サ
イクルの終了時には、加算器２２から出力される４倍精
度浮動小数点の下位仮数部の加減算結果がレジスタ２５
にラッチされる。また、加算器２２からのキャリー出力
（即ち、４倍精度浮動小数点の下位仮数部の加減算にお
けるキャリー出力）。

実質演算モード判別部１９からの実質演算モード信号Ｍ
２が、それぞれレジスタ２４のビット０，１の位置にラ
ッチされる。また、マルチプレクサ１４の選択出力デー
タ、即ちレジスタ１１．１２に保持されているＯＰＩ　
、ＯＰ２の指数部のうちの値が大きい方が、レジスタ２
６にラッチされる。

４倍精度浮動小数点の下位仮数部の加減算が行われる第
１サイクルが終了すると、信号９Ｌが“１′から０”に
切替わり、第２サイクルが開始される。この第２サイク
ルでは、マルチプレクサ１７．２１の出力が切替わり、
４倍精度浮動小数点の上位仮数部がマルチプレクサ１７
．２１から加算器２２の左側入力、右側入力に出力され
る。このとき加算器２２のキャリー入力ＣＩには、ＱＬ
−０゜Ｑ−１であることから、先の第１サイクルの終了
時にレジスタ２４のビットＯ位置にラッチされた加算器
２２からのキャリー出力（即ち先の４倍精度浮動小数点
の下位仮数部の加減算時におけるキャリー出力）が、キ
ャリー制御部２３から供給される。

このため第２サイクルでは、４倍精度浮動小数点の下位
仮数部の加減算時におけるキャリー出力を考慮した、４
倍精度浮動小数点の上位仮数部ｄＯ〜ｄｎ＋１（１６桁
）の加減算が正しく行われる。

なお、加算器２２に代えて加減算器を用いるならば、シ
フト回路１８における反転操作は不要となる。

レジスタ２４の出力は、（単精度並びに倍精度浮動小数
点加減算において適用可能な）ベクトル演算の切替えに
用いられるマルチプレクサ２７の１側入力と接続され、
同マルチプレクサ２７の０側入力には加算器２２のＣＯ
からのキャリー出力並びに実質演算モード判別部１９か
らの実質演算モード信号Ｍ２が接続されている。またレ
ジスタ２５の出力はベクトル演算の切替えに用いられる
マルチプレクサ２Ｂの１側入力と接続され、同マルチプ
レクサ２８のＯ個入力には加算器２２の出力が接続され
ている。

更にレジスタ２Ｂの出力はベクトル演算の切替えに用い
られるマルチプレクサ２９の１側入力と接続され、同マ
ルチプレクサ２９の０側入力にはマルチプレクサ１４の
出力が接続されている。マルチプレクサ２７．２８．２
９は、単精度または倍精度の浮動小数点を対象とするベ
クトル演算の場合には１側入力を選択するように設定さ
れる。またマルチプレクサ２７．２８．２９は、単精度
、倍精度または４倍精度の浮動小数点を対象とする通常
の加減算の場合には０側入力を選択するように設定され
る。

マルチプレクサ２７の出力は、単精度並びに倍精度の仮
数部の丸めを実行するためのデータ（丸めデータ）或は
“〇−負数”を実行して正の数への変換を行うためのデ
ータ（負→正変換データ）、更には４倍精度の上位仮数
部の負−正変換データを生成するための丸めデータ生成
部３０の入力と接続されている。またレジスタ２５の出
力は、４倍精度の下位仮数部の丸めデータまたは負→正
変換データを生成するための丸めデータ生成部３１の入
力と接続されている。４倍精度浮動小数点の加減算の第
２サイクルにおいては、マルチプレクサ２８の選択出力
データ、即ち加算器２２から出力される４倍精度浮動小
数点の上位仮数部の１６桁加減算結果ｄＯ−ｄｎ＋１が
、丸めデータ生成部３０に供給される。この丸めデータ
生成部３０には更に、前記信号Ｑ１およびマルチプレク
サ２７の選択出力データ（キャリー出力、実質演算モー
ド信号Ｍ２）が供給される。これに対して丸めデータ生
成部３１には、４倍精度浮動小数点加減算の第１サイク
ルにおいてレジスタ２５にラッチされた下位仮数部の１
６桁加減算結果ｄ　ｎ＋２〜ｄ　Ｑ−を並びにガードデ
ジット２桁ｇｌ　ｇ２が供給される。この丸めデータ生
成部３１には更に、前記信号Ｑ１マルチプレクサ２７の
選択出力データ、およびマルチプレクサ２８の選択出力
データ中のｄＯが供給される。

丸めデータ生成部３０．８１は上記の入力情報をもとに
、Ｑ−１の場合には第６図（ａ）または第６図（ｂ）に
示す２種のデータ（後述する加算器３２゜３３に対する
左側出力データおよび右側出力データ）を生成出力する
。同図において、ｄＯの上位に付加された桁Ｉ履は、加
算器２２からキャリーが出力された場合のための加算器
２２の出力のＭＳＢの拡張桁として用いられるものであ
る。また、ｄｑ−２゜ｄｑ−１，ｇｌの各桁に対応する
Ｉｑ−２、Ｉｑ−１。

Ｉｇは、それぞれレジスタ２５の出力のうちのｄｑ−２
、ｄｑ−１、ｇｌ桁のＬＳＢへの入力を示すものである
。第６図（ａ）は丸めデータ生成部３０がスルー動作を
行い、丸めデータ生成部３１が丸めデータ生成動作を行
った場合の左側出力データおよび右側出力データを示し
たものである。これに対し、第６図（ｂ）は丸めデータ
生成部３０．３１が負→正変換データ生成動作を行った
場合の左側出力データおよび右側出力データを示したも
のである。ここで、丸めデータ生成部３０のスルー動作
とは、マルチプレクサ２８からの出力データの６０桁の
上位に１ｍ桁を付加した左側出力データを生成すると共
に、オール“０“の右側出力データを生成することであ
る。次に丸めデータ生成部３１の丸めデータ生成動作と
は、レジスタ２５からの出力データをそのまま左側出力
データとすると共に、右側出力データとして用いられる
丸めデータを生成することである。また、丸めデータ生
成部３０の負→正変換データ生成動作とは、マルチプレ
クサ２８からの出力データを反転して１の補数にし、そ
の上位に１１１桁を付加した左側出力データを生成する
と共に、オール“０”の右側出力データを生成すること
である。最後に、丸めデータ生成部３１の負−正変換デ
ータ生成動作とは、レジスタ２５からの出力データを反
転して１の補数にした左側出力データを生成すると共に
、オール“０”の右側出力データを生成することである
。

次に、上記した丸めデータ生成部３０．３１のＱ−１の
場合における動作とＩｓ、Ｉｑ−２゜Ｉｑ−１，Ｉｇの
内容を、マルチプレクサ２７の選択出力データ（加算器
２２からのキャリー出力、実質演算モード判別部１９か
らの実質演算モード信号Ｍ２）　　マルチプレクサ２Ｂ
からの出力データのｄｏ桁の内容に対応させて第６図（
ｃ）に示す。

なお、第６図（ｃ）のＩｑ−２、ＩＱ−１、Ｉｇの項目
でｅｎとあるのは、それぞれレジスタ２５の出力のｄｑ
−１、ｇｌ　、ｇ２桁のＭＳＢからの入力（ｄｑ−１、
ｇｌ　、ｇ２桁のＭＳＢをその前の桁のＬＳＢに加える
こと）を許可することを示すもので、該当桁のＬＳＢに
はレジスタ２５の出力のｄｑ−１、ｇｌ　、ｇ２桁のＭ
ＳＢめビットデータが設定される。なお、該当桁の上位
３ビットは全て“０″である。

第６図（ｃ）から明らかなように、Ｑ−１の場合には、
マルチプレクサ２７の選択出力データである実質演算モ
ード信号Ｍ２および加算器２２のキャリー出力によって
加算器２２の演算結果が負であることが示されているな
らば（即ち、Ｍ２−１で実質減算を示し、且つ加算器ｚ
２のキャリー出力が“０″であるならば）、丸めデータ
生゛成部３０．３１ではいずれも負→正変換データ生成
動作が行われ、第６図（ｂ）に示す左並びに右側出力デ
ータが生成される。この場合、Ｉｍは１に設定される。

これに対してマルチプレクサ２７の選択出力データ（実
質演算モード信号Ｍ２および加算器２２のキャリー出力
）によって加算器２２の演算結果が正であることが示さ
れているならば（Ｍ２−０の場合、またはＭ２−１で且
つ加算器２２のキャリー出力が“１°の場合）、丸めデ
ータ生成部３０．３１ではそれぞれスルー動作、丸めデ
ータ生成動作が行われ、第６図（ａ）に示す左並びに右
側出力データが生成される。この場合、実質加算で加算
器２２からのキャリー出力が“１゛であれば、！１が１
に設定され、Ｉ　ｑ−２がｅｎとなる。また、実質加算
で加算器２２からのキャリー出力が“０”であれば、■
−が０に設定され、Ｉ　Ｑ−ｔがｅｎとなる。更に、実
質減算で加算器２２からのキャリー出力が“１”であれ
ば、マルチプレクサ２８からの出力データのｄｏ桁が０
のときは１１は０に設定され、１ｇ桁がｅｎとなり、上
記ｄｏ桁が０でないときはＩＩはＯに設定され、ｅｎと
なる桁は存在しない。

丸めデータ生成部３０の出力は加算器３２の入力と接続
されており、同加算器３２の左側入力には丸めデータ生
成部３０からの左側出力データが、右側入力には丸めデ
ータ生成部３０からの右側出力データが、それぞれ供給
される。また、丸めデータ生成部３１の出力は加算器３
３の入力と接続されており、同加算器８３の左側入力に
は丸めデータ生成部３１からの左側出力データが、右側
入力には丸めデータ生成部３１からの右側出力データが
、それぞれ供給される。加算器３２．３３のキャリー入
力ＣＩには、同入力ＣＩに対するキャリー入力制御を行
うキャリー制御部３４．３５の出力が接続されている。

キャリー制御部３４の入力にはマルチプレクサ２７の出
力、前記信号Ｑおよび加算器３３のキャリー出力ＣＯが
接続されており、キャリー制御部３５の入力にはマルチ
プレクサ２７の出力が接続されている。

キャリー制御部３５は、Ｑ−１の場合、マルチプレクサ
２７からの選択出力データ、即ち加算器２２からのキャ
リー出力および実質演算モード信号Ｍ２によって、加算
器２２の演算結果が負であることが示されているならば
（即ち、Ｍ２−１で実質減算を示し、且つ加算器２２の
キャリー出力が“１“であるならば）、負−正への変換
のために加算器３３のキャリー入力ＣＩに“１″を出力
し、加算器２２の演算結果が正なら“０″を出力する。

一方、キャリー制御部３４は、Ｑ−１の場合には、加算
器３３からのキャリー出力をそのまま、加算器３３のキ
ャリー入力ＣＩに伝達する。加算器３２．３３は、加算
器２２の演算結果が正なら丸めを行い、負なら“〇−負
”　（“０＋１の補数化値“）の演算（即ち負から正へ
のデータ変換）を行う。但し、加算器３２．３：Ｉでは
上記の演算内容を同等意識せずに加算動作が行われるだ
けであり、丸めデータの生成や、“〇−負１を実行する
ための１の補数化などの動作は、前記したように丸めデ
ータ生成部３０゜３１で行われている。なお、Ｑ−０の
場合（単精度または倍精度の加減算時）には、キャリー
制御部３４はキャリー制御部３５と同一の動作を行う。

さて、第１図の装置には、桁上がりを見込んだ指数部値
を予め算出するための７ビット加算器３６が設けられて
いる。この加算器３６の左側入力にはマルチプレクサ２
９の出力、データ（ＯＰｉおよびＯＦ２の指数部のうち
の値が大きい方）が供給され、右側入力には数値１が入
力される。加算器３Ｂは、マルチプレクサ２９からの出
力データに１を加算し、桁上がりを見込んだ指数部値を
算出する。

加算器３Ｂの出力は７ビット減算器３７の左側入力に接
続され、この減算器３７の右側入力にはゼロ検出部３８
の出力が接続されている。このゼロ検出部３８には、加
算器３２．３３の出力の連結されたデータが供給される
ようになっており、ゼロ検出部３８はこの連結データの
先頭桁（１＋ａ桁）から連続してゼロとなる桁数、即ち
リーディング・ゼロ桁の桁数を検出する。

加算器３２．３３の出力は入力データに対する左シフト
を行うシフト回路３９の入力に接続されている。

このシフト回路３９のシフト量はゼロ検出部３８で検出
されたリーディング・ゼロ桁数で示されるようになって
おり、シフト回路３９は加算器３２．３３の出力の連結
データを上記リーディング・ゼロ桁の桁数だけ左シフト
して仮数部の正規化を行う。ゼロ検出部３８で検出され
たリーディング・ゼロ桁数は前記したように減算器３７
の右側入力に供給される。

減算器３７は、加算器３Ｇから出力される指数部値から
上記リーディング・ゼロ桁数を減じ、（オーバーフロー
またはアンダーフローが生じなかった場合の）ＯＰＩ　
、ＯＦ２の浮動小数点数加減算結果の指数部データを出
力する。ここで加算器３６からの指数部値は桁上がりを
見越して＋１操作が施されたものであるが、もし桁上が
りが生じなかった場合には」−２リーディング・ゼロ桁
数が拡張桁Ｉ１１の分だけ多くなるため、減算器３７か
らは正しい結果の指数部が出力される。

減算器３７のキャリー出力は加算器３６のキャリー出力
と共に、ＯＰＩ、ＯＦ２の浮動小数点数加減算結果がオ
ーバーフローであるか或はアンダーフローであるか、そ
のいずれでもないかを検出するためのオーバーフロー検
出部４０に供給される。オ、＜−フロー検出部４０は、
加算器３６および減算器３７の両キャリー出力をもとに
、次に述べる条件で上記の検出を行い、オーバーフロー
、アンダーフローまたはそのいずれでもないかを示すオ
ーバーフロー検出情報を出力する。この情報は、オーバ
ーフローの有無を示すビットと、オーバーフローの有無
を示すビットの２ビットから成る。

（ａ）加算器３Ｇからのキャリーが有る場合（ａ−１）
減算器３７からのキャリーが無ければオーバーフロー（
アンダーフロー）でない（ａ−２）減算器３７からのキ
ャリーが有ればオーバーフローである （ｂ）加算器３６からのキャリーが無い場合（ｂ−１）
減算器３７からのキャリーが無ければアンダーフローで
ある （ｂ−２）減算器３７からのキャリーが有ればオーバー
フロー（アンダーフロー）でない オーバーフロー検出部４０からのオーバーフロー検出情
報は、結果（ＯＰＩ　、ＯＦ２の浮動小数点数加減算結
果）の指数部を選択するためのマルチプレクサ４１、結
果の仮数部を選択するためのマルチプレクサ４２の選択
信号（選択制御情報）として用いられる。マルチプレク
サ４１には、減算器３７の出力データ（７ビット）、オ
ーバーフローを示すオール“１″の７ビットデータ、お
よびアンダーフローを示すオール“Ｏ″の７ビットデー
タが供給される。マルチプレクサ４１はオーバーフロー
検出部４０によってオーバーフローが検出された場合に
はオール“１＃データを、アンダーフローが検出された
場合にはオール“０”データを、そのいずれでもない場
合には減算器３７の出力データを、結果の指数部として
選択出力する。一方、マルチプレクサ４２には、シフト
回路３９の出力データ（３０桁）、オーバーフローを示
すオール“１″の３０桁データ、およびアンダーフロー
を示すオール”０″の３０桁データが供給される。マル
チプレクサ４２はオーバーフロー検出部４ｏによってオ
ーバーフローが検出された場合にはオール“１”データ
を、アンダーフローが検出された場合にはオール“０“
データを、そのいずれでもない場合にはシフト回路３９
の出力データを、結果の仮数部として選択出力する。

さて、第１図の装置には、結果の符号を生成するための
結果符号生成部４３が設けられている。この結果符号生
成部４３は、第７図に示すようにアンドゲート７１．７
２、オアゲート７３、インバータ７４〜７６、排他的論
理和ゲート７７、およびマルチプレクサ７８〜８１によ
り構成されており、演算モード信号Ｍ１１マルチプレク
サ２７の選択出力データである加算器２２のキャリー出
力並びに実質演算モード信号Ｍ２　マルチプレクサ２８
の選択出力データ（即ち加算器２２の出力データ）中の
ｄ　ｎ−１桁のＬＳＢ、ＯＰＩの仮数部符号、減算器１
３ａのキャリー出力、４倍精度演算か否かを示す前記信
号Ｑおよび倍精度演算か否かを示す信号Ｗをもとに、結
果の符号を生成するようになっている。但し、オーバー
フロー検出部４０によってアンダーフローが検出された
場合には、結果符号生成部４３は無条件に論理“０”の
結果の符号を出力する。

結果符号生成部４３からの結果の符号（１ビット）、マ
ルチプレクサ４１からの結果の・指数部（７ビット）お
よびマルチプレクサ４２からの結果の仮数部（３０桁１
２０ビット）はマルチプレクサ４４に出力される。この
マルチプレクサ４４は、４倍精度の演算の場合には、結
果符号生成部４３からの符号、マルチプレクサ４１から
の指数部、およびマルチプレクサ４２からの仮数部が連
結されたデータ（１２８ビット）を、３２ビット単位で
上位より順に３２ビットバス（図示せず）に切替え出力
する。また倍精度の′ａ算の場合には、マルチプレクサ
４４は、結果符号生成部４３からの符号、マルチプレク
サ４１からの指数部、およびマルチプレクサ４２からの
仮数部の上位１４桁（５６ビット）が連結されたデータ
（６４ビット）を、３２ビット単位で上位より順に３２
ビットバスに切替え出力する。

更に単精度の演算の場合には、マルチプレクサ４４は、
結果符号生成部４３からの符号、マルチプレクサ４１か
らの指数部、およびマルチプレクサ４２からの仮数部の
上位６桁（２４ビット）が連結されたデータ（３２ビッ
ト）を３２とットバスに出力する。

以上は、４倍精度の浮動小数点数の加減算を中心に説明
したが、第１図の装置では倍精度および単精度の浮動小
数点数の加減算もほぼ同様に行われる。そこで、ここで
は、４倍精度の場合と異なる点を中心に簡単に説明する
。まず、ＯＰＩ、ＯＦ２をラッチするレジスタ１１．１
２の第０桁から第Ｑ、−１桁（ここでは１６桁６４ビッ
ト）までを０でマスクする。指数部差検出部１３、マル
チプレクサ１４〜１６およびシフト回路１８の動作は４
倍精度の場合と同じである。またマルチプレクサ１７、
２１では、倍精度および単精度の場合は信号ＱＬが０＃
に固定されるため、４倍精度の場合における上位桁処理
時と同じ動作が行われる。また加算器２２の動作も４倍
精度の場合と同じである。

この加算器２２へのキャリー入力を制御するキャリー制
御部２３の動作は、４倍精度の場合における下位桁処理
時と同じ動作だけが行われ、レジスタ２４のビット０か
ら加算器２２のキャリー入力ＣＩへのスルー動作は行わ
れない。丸めデータ生成部３１は動作を行わず、加算器
３３の出力は０にマスクされる。また丸めデータ生成部
３０は、４倍精度の場合における丸めデータ生成部３１
と同様の動作を行う。

但し、対象データは上位桁であり、且つ左側出力データ
の上位に１ｍ桁が付加される点で丸めデータ生成部３１
と異なる。また加算器３２のキャリー入力を制御するキ
ャリー制御部３４は、４倍精度の場合におけるキャリー
制御部３５と同一の動作を行う。

その他の回路部分では４倍精度の場合と同様の動作が行
われる。

［発明の効果］ 以上詳述したよう、にこの発明によれば、単精度および
倍精度の浮動小数点加減算に適用される小規模の加算器
を用いて４倍精度の浮動小数点加減算が行えるので、従
来の単精度および倍精度用の浮動小数点加減算装置内の
加算器等を単純に４倍精度用に変更する方式に比べ、ハ
ードウェア構成が著しく単純化される。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る浮動小数点加減算装
置のブロック構成図、第２図は第１図に示すマルチプレ
クサ１５．１６の出力のフォーマットを示す図、第３図
は第１図に示すマルチプレクサ１７の出力のフォーマッ
トを信号ＱＬの状態（こ対応させて示す図、第４図は第
１図に示す実質演算モード判別部１９の実質演算モード
の判別論理を示す図、第５図は第１図に示すキャリー制
御部２３のキャリー入力制御論理を示す図、第６図は第
１図に示す丸めデータ生成部３０．３１の動作内容を説
明するための図、第７図は第１図に示す結果符号生成部
４３の内部構成を示す図、第８図は浮動小数点数のフォ
ーマットを示す図である。 １１、１２．２４〜２６・・・レジスタ、１３・・・指
数部差検出部、１３ａ　、　１３ｂ　、　３７−・・減
算器、１４〜１７．２１．２７〜２９、４１．４２．４
４．７８〜８１・・・マルチプレクサ、１８゜３９・・
・シフト回路、１９・・・実質演算モード判別部、２０
゜３８・・・ゼロ検出部、２２．３２．３３．３６・・
・加算器、２３゜３４、３５・・・キャリー制御部、３
０．３１・・・丸めデータ生成部、４０・・・オーバー
フロー検出部、４３・・・結果符号生成部。

Claims (5)

【特許請求の範囲】
1. （１）１ビットの仮数部符号、ｅビットの指数部および
   １桁がＮビットで表現されるｑ桁の仮数部から成り、ビ
   ット長が４倍精度に一致するＱビットの正規化された２
   つの浮動小数点数を入力して加算或は減算を行い、その
   結果を正規化された浮動小数点数として出力する浮動小
   数点加減算装置において、 上記２つの浮動小数点数のうち指数部の大きい方のｑ桁
   の仮数部を選択する第１マルチプレクサと、 上記２つの浮動小数点数のうち指数部の小さい方のｑ桁
   の仮数部を選択する第２マルチプレクサと、 上記２つの浮動小数点数の仮数部符号および外部から指
   示される加算或は減算のいずれを行うかを示す演算モー
   ドをもとに、上記２つの浮動小数点数の仮数部に対して
   実質加算或は実質減算のいずれを行うかを判別し、その
   旨を示す実質演算モード信号を出力する実質演算モード
   判別手段と、上記第２マルチプレクサから出力されるｑ
   桁の仮数部を入力し、上記２つの浮動小数点数の指数部
   の差の桁数だけ右シフトするシフト操作、および上記実
   質演算モード判別手段からの実質演算モード信号によっ
   て実質減算が示されている場合に右シフト前のデータま
   た右シフト後のデータを１の補数に反転する補数化操作
   を行う桁合わせ手段と、 上記第１マルチプレクサから出力されるｑ桁の仮数部を
   第０桁乃至第ｎ−１＋ｇ桁までの上位桁と第ｎ＋ｇ桁乃
   至第ｑ−１桁（但し、ｎは倍精度の浮動小数点数の仮数
   部の桁数、ｇは演算の精度を上げるために用いられるガ
   ードデジットの桁数）までの下位桁とに分割し、４倍精
   度演算時には下位にｇ桁のガードデジットが付加された
   下位桁、上位桁の順で切替え出力する第３マルチプレク
   サと、 上記桁合わせ手段から出力されるｑ桁の仮数部を第０桁
   乃至第ｎ−１＋ｇ桁までの上位桁と第ｎ＋ｇ桁乃至第ｑ
   −１桁までの下位桁とに分割し、４倍精度演算時には下
   位にｇ桁のガードデジットが付加された下位桁、上位桁
   の順で切替え出力する第４マルチプレクサと、 上記第３および第４マルチプレクサからの出力データ間
   の加算を行うための第１加算器と、この第１加算器の加
   算結果およびキャリー出力を保持するための保持手段と
   、 上記第１加算器による４倍精度演算のための上記上位桁
   に対する加算時には、上記保持手段に保持されている先
   の下位桁に対する加算時の上記第１加算器からのキャリ
   ー出力を同第１加算器のキャリー入力とするキャリー制
   御手段と、 ４倍精度演算時には、上記第１加算器の上記上位桁に対
   する加算結果が正であれば、上記保持手段に保持されて
   いる上記第１加算器の上記下位桁に対する加算結果と丸
   め用のデータとを加算して丸めを行い、上記上位桁加算
   結果が負であれば、上記下位桁加算結果が１の補数に反
   転されたデータと値０とを加算して負から正へのデータ
   変換を行う第２加算器と、 ４倍精度演算時には、上記第２加算器からのキャリー出
   力をキャリー入力とし、上記第１加算器の上記上位桁に
   対する加算結果が正であれば、この上位桁加算結果の上
   位に１桁の拡張桁が付加されたデータと値０との加算を
   行い、上記上位桁加算結果が負であれば、この上位桁加
   算結果が１の補数に反転され、その上位に１桁の拡張桁
   が付加されたデータと値０とを加算して負から正へのデ
   ータ変換を行う第３加算器と、 上記第２加算器および第３加算器の両出力データを連結
   した連結データのリーディング・ゼロ桁の桁数を検出す
   るリーディング・ゼロ検出手段と、このリーディング・
   ゼロ検出手段によって検出されたリーディング・ゼロ桁
   の桁数だけ上記連結データを左シフトしてｑ桁の正規化
   された仮数部を出力するシフト回路と、 を具備することを特徴とする浮動小数点加減算装置。
2. （２）上記２つの浮動小数点数の指数部のうち値が大き
   い方の指数部に値１を加算する第４加算器と、この第４
   加算器の加算結果から上記リーディング・ゼロ検出手段
   で検出されたリーディング・ゼロ桁の桁数を減じて結果
   の指数部を出力する減算器とを備えていることを特徴と
   する第１請求項記載の浮動小数点加減算装置。
3. （３）上記第４加算器および減算器からの両キャリー出
   力をもとにオーバーフローまたはアンダーフロー発生を
   検出するための検出手段を備え、この検出手段によって
   オーバーフローおよびアンダーフローのいずれも発生し
   ていないことが検出された場合だけ、上記シフト回路か
   ら出力される仮数部および上記減算器から出力される指
   数部を上記２つの浮動小数点数に対する最終的な演算結
   果の仮数部および指数部として出力するようにしたこと
   を特徴とする第２請求項記載の浮動小数点加減算装置。
4. （４）４倍精度以外の演算時には、上記第３マルチプレ
   クサは上記第１マルチプレクサから出力されるｑ桁の仮
   数部のうちの第０桁乃至第ｎ−１＋ｇ桁までの上位桁だ
   けを選択し、上記第４マルチプレクサは上記桁合わせ手
   段から出力されるｑ桁の仮数部の第０桁乃至第ｎ−１＋
   ｇ桁までの上位桁だけを選択し、上記第２加算器は上記
   第１加算器の上記上位桁に対する加算結果が正であれば
   、この上位桁加算結果の上位に１桁の拡張桁が付加され
   たデータと丸め用のデータとを加算して丸めを行い、上
   記上位桁加算結果が負であれば、上記下位桁加算結果が
   １の補数に反転され且つその上位に１桁の拡張桁が付加
   されたデータと値０とを加算して負から正へのデータ変
   換を行うことを特徴とする第３請求項記載の浮動小数点
   加減算装置。
5. （５）上記桁合わせ手段による右シフトで上記ガードデ
   ジットより下位桁にシフトアウトされる桁が全てゼロで
   あることを検出するためのゼロ検出手段を備え、上記キ
   ャリー制御手段は、上記第１加算器による４倍精度演算
   のための上記下位桁に対する加算時、および４倍精度以
   外の演算時には、上記実質演算モード信号によって実質
   減算が示され且つ上記ゼロ検出手段によって上記ゼロが
   検出された場合だけ論理“１”信号を上記第１加算器の
   キャリー入力とするように構成されていることを特徴と
   する第４請求項記載の浮動小数点加減算装置。