JPH01302599A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） 本発明はメモリ制御装置に関し、特に通常時はメモリの
リフレッシュを適切に実行しつつ、各種検査、シミュレ
ーション等に対応することのできるメモリ制ｔｉｔ装置
に関するものである。

（従来の技術） 近年においては種々の半導体メモリが開発されており、
例えばパーソナルコンピュータ等ではダイナミックラン
ダムンクはスメモリ（以下ＤＲＡＭと略す）等の半導体
メモリが用いられている。

このＤＲＡＭは記憶した情報を電荷の形態で蓄えており
、この蓄えられた電荷が時間の経過とともにリーク電流
として失われてしまうことから、一定の周期毎に失われ
た電荷を補うためのいわゆるリフレッシュを必要とする
。

このようなリフレッシュを行なうための従来のメモリ制
御装置としては第８図乃至第１１図に示すようなものが
知られている。

第８図に示す従来例ではカウンタ１０１がいわゆるリフ
レッシュ回路を形成している。このカウンタ１０１には
所定周期のクロックパルス１０３を１／ｎに分周するだ
めの分周回路を内蔵しており、分周回路によって分周さ
れたパルス信号をすフレッシュパルス１０５として出力
する。またカウンタ１０１をリセットするためのリセッ
ト信号１０７をカウンタ１０１のリセット端子へ直接与
えるようにしている。

従って、第９図に示すようにカウンタ１０１ヘリセツト
信号１０７が与えられると、このリセット信号１０７の
Ｌレベルの期間だけリフレッシュパルス１０５の出力が
停止してしまう。

このため第１０図に示すようにリセット動作中において
らリフレッシュパルス１０５を停止することなく継続的
に出力させるようにしたものが提案されている。

第１０図に示す従来例ではリセット信号１０７をカウン
タ１０１へ与えることなく他の装置、例えばＣＰＵ等へ
与えるようにしており、第１１図に示すようにリセット
信号１０７によるリセット動作中においてもリフレッシ
ュパルス１０５を継続して出力するとともに、リセット
信号１０７のＬレベルからＨレベルへの立上り出力でＣ
ＰＵのアクセスをリセットするようにしている。そのた
め、装置内に実装するような場合には、動作上問題が生
じるようなことはなかった。

しかしながら、この場合にはカウンタ１０１を初期化す
ることができないため、ＩＣのシミュレーション時に初
期値が゛不定”となるためシミュレーションテストを行
なうことができず、また■Ｃテスタによる検査を行なう
こともできなかった。

また、［）ＲＡＭは一般的に第１２図及び第１３図に示
すように、安定した動作を行なうまでに時間を要する。

具体的には、第１２図に示すように電源投入直後におい
ては、いわゆるダミーリフレッシュとして８個程度のリ
フレッシュパルスが必要とされ、このダミーリフレッシ
ュに相応する時間、例えば１３０μ秒程度の時間を要し
た。また第１３図に示すように何らかの原因で一時的に
リフレッシュパルスが停止した場合も同様で、リフレッ
シュパルスの出力が開始されてから所定数のダミーリフ
レッシュパルスが入力するまでの間はＤＲＡＭの動作状
態が不安定であった。

このため第１４図に示すように相互に独立したリセット
信号１０７ａとリセット化Ｍ１０７ｂとを生成し、リセ
ット信号１０７ａをカウンタ１０１のリセット端子へ与
えるとともに、リセット信号１０７ｂを他の回路部、例
えばＣＰＵ等へ与えるようにしたものが提案されている
。この従来例では第１５図に示ずように時刻【１で電源
が投入された侵、時刻ｔ２においてリセット信号１０７
ａＩｆｉＬレベルからＨレベルに立ち上がる。これによ
りカウンタ１０１が動作してリフレッシュパルス゛１０
５の出力が開始される。ここで前述したようにリフレッ
シュパルス１０５の８個程度のパルスに相応する時間、
ずなわち時刻【２から時刻ｔ３までのあいだはＤＲＡＭ
の動作が不安定な状態である可能性がある。従って時刻
ｔ３を経過した侵のＤＲＡＭの動作が十分に安定する、
時刻ｔ４において、リセット化＠１０７ｂをＬレベルか
らＨレベルに立ち上げるようにすることにより、ＤＲＡ
Ｍが安定して動作している状態でＤＲＡＭの動作を開始
させることができる。

（発明が解決しようとする課題） しかしながら第１４図及び第１５図に示した従来例では
相互に独立した２種類のリセット信号１０７ａと１０７
ｂとを生成しなければならず、回路構成が複雑であった
。

またリセット信号１０７ａと１０７ｂとに対応して相互
に独立した入出力用のビン端子等を設けなければならず
、改良の余地が残されていた。

本発明は上記事情に檻みてなされたもので、簡単な構成
により通常時のリフレッシュ動作を適切に実行しつつ、
シミュレーション等のテストを容易且つ正確に行なうこ
とのできるメモリ制御装置を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため本発明は第１図に示すように、
情報を記憶する記憶手段のリフレッシュを行なうための
リフレッシュ信号を出力するリフレッシュ手段と、リセ
ット信号が入力されたときには眞記リフレッシュ信号出
力のリセットを行なうリセット手段と、入力されるリセ
ット信号と所定の信号との論理演算を行ない、この論理
演ｎの結果に従って、前記リセット手段ヘリセット信号
を出力する演Ｑ手段とを有して構成した。

（作用） 本発明はリフレッシュ手段から出力されるリフレッシュ
信号に基づいて記憶手段に記憶された情報のリフレッシ
ュを行なう。またリセット手段は、入力されるリセット
信号と、所定の信号との、例えば論理積等の論理演算を
演算する演算手段からのリセット信号を入力すると前記
リフレッシュ信号出力のリセットを行なう。

（実施例） 以下本発明に係る一実施例を図面を参照して詳細に説明
する。

まず第２図を参照して構成を説明すると、カウンタ１１
はいわゆるリフレッシュ回路であり、所定周期のタロツ
クパルス１３を１／ｎに分周するための分周回路を内蔵
している。クロックパルス１３は図示しないクロックパ
ルス発生回路から出力されてカウンタ１１のクロック入
力端子１１ａへ与えれる。前述した分周回路は所定周期
のクロックパルス１３を分周し、この分周したパルス信
号をリフレッシュパルス１５として出力する。カウンタ
１１の出力端子１１ｂから出力されるリフレッシュパル
ス１５は図示しないＤＲＡＭ等によって構成される記憶
回路へ与えられる。記憶回路ではリフレッシュパルス１
５に基づいて記憶した情報のリフレッシュがなされる。

また図示しないリセット信号発生回路がリセット信号１
７を出力するとともに、図示しないテスト信号発生回路
がテスト信号１９を出力する。このリセット信号発生回
路は前述したリフレッシュ動作を初期設定する際にＬレ
ベルのリセット信号１７を出力する。またテスト信号発
生回路はシミュレーション等のテストを行なう際にＬレ
ベルのテスト信号１９を出力する。リセット信号発生回
路は論理積回路２１の入力端子２１ａと接続されており
、リセット信号１７を入力端子２１ａへ与える。またテ
スト信号発生回路は論理積回路２１の入力端子２１ｂと
接続されており、テスト信号１９を入力端子２１ｂへ与
える。

論理積回路２１の出力端子２１０はカウンタ１１のリセ
ット端子１１ｃと接続されており、リセット信号１７と
テスト信号１９との論理積信号２３をリセット端子１１
ｃへ出力する。

次に第３図を参照して第２図に示した実施例の通常時の
動作を説明する。

第３図に示すようにリセット信号１７が時刻ｔ■から時
刻ｔ　１２までのあいだＬレベルに設定されたとしても
テスト信号１９が常にＨレベルであることから、論理積
回路２１は常にＨレベルの論理積信号２３を出力する。

従って、カウンタ１１はリセットされることなく出力端
子１１ｂから安定したリフレッシュパルス１５を継続的
に出力する。これにより図示しない記憶回路ではリフレ
ッシュパルス１５に基づいて記憶した情報のリフレッシ
ュが確実に実行される。

次に第４図を参照して第２図に示した実施例のテスト時
の動作を説明する。

第４図に示すようにリセット信号１７とテスト信号１９
とが時刻ｔ＋ｓから時刻ｔ１６までの間、共にＬレベル
に設定されると、論理積回路２１は時刻ｔ１５から時刻
ｔ１６までの間Ｌレベルの論理積信号２３を出力する。

これによりカウンタ１１がリセットされ、時刻ｔ１５か
ら時刻ｔ１６までの間リフレッシュパルス１５の送出を
停止する。

従って、シミュレーション等のテストを行なう際にはカ
ウンタ１１をリセットしてリフレッシュパルス１５を停
止することができる。

尚、第２図に示したテスト信号１９は他の回路部のテス
トに用いることができる。この場合、他の回路部のみの
テストを行なう際にはリセット信号１７とテスト信号１
９とが共にＬレベルに設定されないように構成する必要
がある。

次に第５図を参照して本発明の他の実施例を説明する。

第５図に示した実施例ではメモリコントローラ３１に前
述したテスト信号発生回路とリフレッシュ回路とを内蔵
しており、このメモリコントローラ３１とＣＰＵ３３と
のそれぞれにクロックパルス１３とリセット信＠１７と
を与えるようにしたことを特徴とし、通常時においては
メモリコントローラ３１からのリフレッシュパルス１５
に基づいてメモリ３５に記憶された情報のリフレッシュ
が実行される。

第５図に示した例ではメモリコントローラ３１とＣＰＵ
３３とのリセットのタイミングを同時に設定することが
できる。

次に第６図及び第７図を参照して本発明のその伯の実施
例を説明する。

第６図及び第７図に示す例では、図示しないＣＰＵから
のメモリアクセスに関するリクエスト信号３つをテスト
信号１つとして用い、このリクエスト信号３９を論理積
回路２１の入力端子２１ｂへ与えるようにしたことを特
徴とする。

第７図に示すように通常時においては、リセット信号１
７がＬレベルに設定されたとしても、リクエスト信＠３
９はＨレベルに設定されており、リフレッシュパルス１
５が継続して出力される。

またテスト時においてはリセット信号１７と点線で示す
リクエスト信号３９の双方が共にＬレベルに設定された
ときだけカウンタ１１をリセットしてリフレッシュパル
ス１５の送出を停止する。

第６図及び第７図に示１例ではデストイ５号発生回路を
特別に設ける必要がなく、回路構成を更に簡略化するこ
とができ、コストの低減を図ることができる。

［発明の効果］ 以上説明してきたように本発明によれば、リセット・信
号と所定の信号との論理演算に従った信号に基づいてリ
フレッシュ手段をリセットづるようにしたことから、通
常時においては記憶手段に記憶された情報のリフレッシ
ュを適切に実行しつつ、検査あるいはシミュレーション
等を行なう際には前記リフレッシュ動作のリセットを行
なって当該検査等を容易に行なうことができる。

【図面の簡単な説明】

第１図はクレーム対応図、第２図は本発明の一実施例を
示した回路図、第３図及び第４図は第２図の動作状態に
対応する各部の信号波形図、第５図は本発明の他の実施
例を示したブロック図、第６図は本発明のその伯の実施
例を示した回路図、第７図は第６図の動作説明図、第８
図乃至第１５図は従来例を示した説明図である。 １・・・リフレッシュ手段 ３・・・リセット手段 ５・・・演算手段

Claims (1)

1. 【特許請求の範囲】 情報を記憶する記憶手段のリフレッシュを行なうための
   リフレッシュ信号を出力するリフレッシュ手段と、 リセット信号が入力されたときには前記リフレッシュ信
   号出力のリセットを行なうリセット手段と、 入力されるリセット信号と所定の信号との論理演算を行
   ない、この論理演算の結果に従つて、前記リセット手段
   へリセット信号を出力する演算手段と を有することを特徴とするメモリ制御装置。