JPH0130315B2 - - Google Patents

Info

Publication number
JPH0130315B2
JPH0130315B2 JP56109538A JP10953881A JPH0130315B2 JP H0130315 B2 JPH0130315 B2 JP H0130315B2 JP 56109538 A JP56109538 A JP 56109538A JP 10953881 A JP10953881 A JP 10953881A JP H0130315 B2 JPH0130315 B2 JP H0130315B2
Authority
JP
Japan
Prior art keywords
source
region
drain
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56109538A
Other languages
English (en)
Other versions
JPS5750476A (en
Inventor
Harari Eryaho
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of JPS5750476A publication Critical patent/JPS5750476A/ja
Publication of JPH0130315B2 publication Critical patent/JPH0130315B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
    • H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は不揮発性EPROM（消去及び再書き込
み可能な読み出し専用メモリ）及びEEPROM
（電気的に消去及び再書き込み可能な読み出し専
用メモリ）に関するもので、更に詳細には、各セ
ルの書き込み及び読み出しを制御する為のフロー
テイングゲートを有するEPROM及びEEPROM
に関するものである。
従来の装置を第１Ａ図に示してある。フローテ
イングゲート１１４Ｆに電荷がない場合には、該
装置は通常低スレツシユホールド状態（VT＝＋
1.0V）にある。ドレイン１２０Ｄ及び制御ゲー
ト１１４Ｃ（典型的に、ソース電圧VS＝0V及び基
板バイアス電圧VB＝0Vで、VD＝15V及びVC＝20
〜25V）に高電圧VDを印加することにより該装
置を高スレツシユホールド状態（VT≧＋5V）に
プログラム（即ち、書き込み状態）とさせること
ができる。このスレツシユホールド電圧間の移行
は、第１Ａ図のフローテイングゲート１１４Ｆの
下方に矢印で例示した如く、チヤンネルのドレイ
ン側ピンチオフ領域でホツトエレクトロンを注入
することにより行なわれる。この様にして注入さ
れたエレクトロンは、絶縁膜１２６Ｃ及び１２６
Ｆで基板及び制御ゲートから隔離されたポリシリ
コンのフローテイングゲート１１４Ｆに永久的に
捕獲される。絶縁膜１２６Ｆは、通常、約1000Å
の厚さの熱酸化膜である。フローテイングゲート
１１４Ｆ上に余分のエレクトロンが存在するとい
うことは、反転（又は「スレツシユホールド」）
電圧に達する為には電圧VCをより高い正の電圧
とすることが必要である。高スレツシユホールド
状態に書き込まれたセルは、読み取りサイクルの
間VCが＋5Vである場合には導通しない。メモリ
アレイ中の全てのメモリデバイスは紫外線の照射
により消去可能である。この紫外線は捕獲された
エレクトロンに十分なエネルギを与えて、ポリシ
リコンのフローテイングゲートからその上側又は
下側のSiO2層に移動させ、基板又はフローテイ
ングゲートに回収させる（この現象は内部的ホト
エミツシヨンとして知られている）。一方、フロ
ーテイングゲート及び制御ゲート又は基板間に強
電界を印加し、夫々のSiO2膜を通して瞬間的に
電子的導通状態を形成しアレイを消去することも
可能である（この現象はフアウラー・ノルトハイ
ム導通（Fowler−Nordheim conduction）とし
て知られている）。
第１Ａ図の装置を使用するメモリアレイにおけ
る選択的書き込みの効率には３つの重要な要因が
関与している。第１に、フローテイングゲート及
び制御ゲート間の容量結合（第１Ｂ図における
Cc1）の強度がある。この容量結合の強度は、こ
れら２つのゲート間の幾何学的オーバーラツプ、
及び両ゲート間の絶縁膜１２６Ｃの厚さと屈折率
とに依存する。しかしながら、この絶縁膜をあま
り薄くすると、両ゲート間に短絡が生じる可能性
があり、特に「書き込み」の際に高電圧状態が存
在する場合に問題となる。第２及び第３の要因
は、ソースとドレイン間のチヤンネル長さＬ、及
びチヤンネルのドーピング濃度Ｐである。長さＬ
が短かければ短かい程又濃度Ｐが高ければ高い
程、ホツトエレクトロンの注入はより高効率とな
る。しかし、長さＬが短かいと、ドレインが高電
圧状態にある場合にソース１２０Ｓ及びドレイン
１２０Ｄ間にパンチスルーが発生する可能性があ
り、又、濃度Ｐが高いと、高電圧状態において接
合部にアバランシエブレークダウン（なだれ破
壊）が生じる可能性がある。メモリアレイにおい
て、これらの２つの現象は絶対的に回避せねばな
らないものである。
従来技術から明示的に又は暗示的に示唆されて
いることは、制御ゲート１１４Ｃ及びフローテイ
ングゲート１１４Ｆからソース１２０Ｓ及びドレ
イン１２０Ｄへの寄生容量は、セル１１０の操作
に悪影響を与えるので、自己整合技術によつてで
きるだけ小さくせねばならないということであ
る。フローテイングゲート１１４Ｆとドレイン１
２０Ｄ間の横方向容量Cd1は、フローテイングゲ
ート１１４Ｆをドレイン１２０Ｄ上の電位に追従
させるので特に小さくする必要がある。書き込み
の際には電圧VDが高い値にあるので、アクセス
されていないセルのフローテイングゲートとドレ
インとを容量Cd1で容量結合され、選択された列
上のアドレスされていない各セルは低レベルの導
通状態（約10μA）を示し、これらのセルの幾つ
かを多少オン状態とさせる。64KのEPROM（256
行×256列）はこの影響により数ｍＡという最悪
の寄生電流を有し、この電流値はアドレスされた
セルの書き込み電流（１ｍＡ）よりも大きくなつ
ている。この様な大きさの電流は、データ線電圧
に負荷をかけ、又書き込み効率が減少するのでエ
ラーを発生する恐れがある。この状態は「ドレイ
ン・ターンオン」として知られている。
本発明は以上の点に鑑みなされたものである。
即ち、本発明に於いては、以前はEPROMの欠点
として考えられていたことを利点として使用し、
ビツトセルが読み出される場合に同じドレイン線
に接続されたビツトセルのドレイン・ターンオン
を回避することによつてより高速の読み出しサイ
クルを可能とし、又読み出しの効率及び速度を犠
牲にすること無しにより能率的な書き込みサイク
ルを可能とした不揮発性EPROMアレイを提供す
るものである。本発明装置においては、従来技術
とは反対に、ドレインとフローテイングゲート間
の容量Cd1（第１Ｂ図）を故意に最大として書き
込み及び読み出し効率を改善しており、又、基本
的にはフローテイングゲートをソース拡散領域か
らデカツプリングする、即ち分離させることによ
つてドレイン・ターンオン状態を回避している。
更に、本装置では従来技術で以前得られたものよ
りも高い容量的に結合された電圧を得ることの可
能なフローテイングゲートを提供しており、従つ
て書き込みサイクルの効率を更に改善している。
本発明の再書き込み可能な不揮発性EPROMセ
ルは、ソース領域とドレイン領域とを有する半導
体基板を設け、かなりの部分が前記ドレイン領域
の上方に前記ドレイン領域から絶縁されて位置さ
れ残りの部分が前記ドレイン及びソース領域間の
チヤンネル領域の１部の上方に前記チヤンネル領
域の１部から絶縁されて延在するフローテイング
ゲートを設け、前記ソース及びドレイン領域間の
チヤンネル領域の残部とフローテイングゲート領
域の上方でそれらから絶縁されて延在する制御ゲ
ートを設け、前記フローテイングゲートの上方に
位置しない前記制御ゲート部分は前記フローテイ
ングゲートの上方に位置する前記制御ゲート部分
よりもソース及びドレイン間のチヤンネル領域の
前記フローテイングゲートで被覆されていない部
分により近接して位置されていることに特徴を有
するものである。
本発明では、フローテイングゲートのドレイン
領域上方に位置する部分は、従来技術のフローテ
イングゲート構造と比べ、わざとより強くドレイ
ン領域に容量的に結合される様になつており、従
つて、従来技術の結合容量で得られる場合と比
べ、フローテイングゲート電位はドレイン電位に
より近似して追従することが可能である。一方、
従来技術ではこの結合容量はできるだけ小さくし
ていた。従つて、本発明の構成に拠れば、垂直電
界強度が増加するので、セルのプログラム操作
中、即ち書き込み動作中にチヤンネルのピンチオ
フ領域からフローテイングゲートへ移動するホツ
トエレクトロンを加速させることができる。更
に、本発明では次の様な驚くべき効果を得ること
ができる。即ち、読み出し動作中にドレインとフ
ローテイングゲートとの間にはより強い容量結合
があるにも拘わらず、アクセスされていないセル
中のソース及びドレイン間のチヤンネルはドレイ
ン・ターンオン現象によつて導通状態とされるこ
とはない。その理由は、チヤンネル領域の１部の
みがフローテイングゲートで覆われており、一方
チヤンネル領域の残りの部分は、本装置の制御ゲ
ートで覆われておりこの制御ゲート上の低電位に
よつて非導通状態に維持されるからである。
薄い「トンネル動作」する絶縁層（例えば、二
酸化シリコンや窒化シリコン）を使用する本発明
の１実施例に於いては、ソース、ドレイン及び基
板をゼロボルトに維持したまま制御ゲート上の電
位を低レベル（例えば、−20V）に降下させるこ
とにより容易にプログラムの書き込みが可能であ
る。フローテイングゲート上のエレクトロン（Ｎ
チヤンネルの場合にはエンハンスメント型装置）
はフローテイングゲートから装置基板へ流出し、
従つて特定のセルの記憶内容が消去される。
特定のセルを消去動作する場合に、約＋20Vの
正電圧を対応するドレインに印加することによつ
て、同じ制御ゲートを有するその他の全てのセル
から記憶電荷が放電されることを防止している。
このことは、フローテイングゲートを横切つて基
板に達する強電界が形成されることを防止し、従
つてこれらその他のフローテイングゲート上の電
荷が変化することを防止している。一方、ドレイ
ンの各々の電圧を基板の電圧に維持することによ
つて或る制御ゲートと関連する全てのフローテイ
ングゲートを同時に消去させることが可能であ
る。
本発明の１実施例においては、チヤンネル領域
上でフローテイングゲートの１部の下に薄い酸化
物の領域が形成されている。この薄い酸化物の領
域は、ドレイン容量又は制御ゲート容量を介して
フローテイングゲートに比較的電圧のパルスを印
加させ、エレクトロンのトンネル動作を使用して
フローテイングゲートに再書き込みを行なうこと
を可能としている。
従つて、本発明は集積度の向上した不揮発性
EPROMを提供することを目的とする。
本発明の別の目的とするところは、印加した書
き込み電圧に対しより高い注入電荷密度を有する
不揮発性EPROMを提供することである。
本発明の他の目的とするところは、より高い駆
動容量を有する不揮発性EPROMを提供すること
である。
本発明の他の目的とするところは、より効果的
な注入電荷制御を有する不揮発性EPROMを提供
することである。
本発明の他の目的とするところは、より効果的
な注入電荷書き込みが可能な不揮発性EPROMを
提供することである。
本発明の他の目的とするところは、より大きな
読み取りスレツシユホールド用窓を有する不揮発
性EPROMを提供することである。
本発明の他の目的とするところは、印加アクセ
ス電圧に対しより大きな読み出し電流を有する不
揮発性EPROMを提供することである。
本発明の他の目的とするところは、アクセス用
及び注入電荷用に別個のチヤンネル部分を有する
不揮発性EPROMを提供することである。
本発明の他の目的とするところは、書き込み又
は読み出しの際に低レベルの寄生電流を発生しな
い不揮発性EPROMを提供することである。
本発明の他の目的とするところは、電気的にプ
ログラムを書き込み又電気的に消去することの可
能な不揮発性EPROMを提供することである。
以下、添付の図面を参考に本発明の具体的実施
の態様に付き説明する。尚、以下の説明に使用す
る用語中の或るものに付き次の様に定義する。
Vwd＝ドレイン書き込み電圧 Vwc＝制御ゲート書き込み電圧 Vrc＝制御ゲート読み出し電圧 Vrd＝ドレイン読み出し電圧 不揮発性EPROM２１０（第２Ａ図）はフロー
テイングゲート２１４Ｆを有し、該フローテイン
グゲート２１４Ｆは、その大部分がドレイン２２
０Ｄとオーバーラツプしてドレイン対フローテイ
ングゲート容量Cd2を形成しており、又ドレイン
２２０Ｄに隣接するチヤンネル部分２１８Ｆとオ
ーバーラツプ（重畳）して容量Cf2を形成してい
る。制御ゲート２１４Ｃがフローテイングゲート
２１４Ｆ上方に延在しており従来技術のセル１１
０における様に容量Cc2を形成している。しかし
ながら、制御ゲート２１４Ｃは、ソース２２０Ｓ
に隣接するチヤンネル部分２１８C′に近接して延
在する部分２１４C′を有し、制御ゲート部分２１
４C′とチヤンネル部分２１８C′との間に容量Cb2
を形成している。書き込み動作の際に、ドレイン
書き込み電圧Vwdはソース２２０Ｓからドレイ
ン２２０Ｄへの加速用電界を確立し、又直列結合
容量Cd2及びCf2（第２Ｂ図参照）を介してフロー
テイングゲート２１４Ｆ上の残留エレクトロンを
再分布させる。ドレイン２２０Ｄ上に容量Cd2の
１部を形成するフローテイングゲート２１４Ｆの
部分には負の電荷が蓄積し、チヤンネル部分２１
８Ｆ上に容量Cf2の１部を形成するフローテイン
グゲート２１４Ｆの部分には正の電荷が蓄積し
て、チヤンネル部分２１８Ｆ内に反転領域を確立
する。基本的に、ドレイン拡散領域２２０Ｄは第
２の制御ゲートとして使用され、書き込み電圧
Vwd（これは制御ゲート上の書き込み電圧Vwcと
同時にドレインに印加される）に応答してソース
２２０Ｓとドレイン２２０Ｄとの間に強い横方向
電界を形成するのみならず、チヤンネル部分２１
８Ｆからフローテイングゲート２１４Ｆへのホツ
トエレクトロンの注入を向上させる為に酸化物２
２６Ｆを横切つて強い縦方向の電界を形成する。
制御ゲート２１４Ｃに印加された制御ゲート書
き込み電圧Vwcは容量Cd2を介してチヤンネル部
分２１８C′を反転させ、その際にアドレスされた
セルのチヤンネル２１８を横切つて導通路を完成
する。又、制御ゲート書き込み電圧Vwcは、容
量Cc2によつて絶縁膜２２６Ｃ及び２２６Ｆを横
切つてフローテイングゲート２１４Ｆ下方のチヤ
ンネル部分２１８Ｆ内に反転領域を形成するのに
貢献する。ソース２２０Ｓからのエレクトロン
は、ドレイン書き込み電圧Vwdによつてチヤン
ネル２１８の２つの反転領域に沿つて横方向に加
速される。制御ゲート書き込み電圧Vwc及び容
量Cd2によりフローテイングゲートに接続された
ドレイン書き込み電圧Vwdによつて形成された
容量Cf2を横切つて形成された電界２２４Ｆによ
り上記ホツトエレクトロンの僅少部分が絶縁体２
２６Ｆを横切つてフローテイングゲート２１４Ｆ
内に注入される。ここで注意すべきことは、ホツ
トエレクトロンの注入は基本的にはチヤンネル２
１８Ｆのピンチオフ領域内でのみ生じるというこ
とであり、即ちその注入はドレイン拡散領域から
高々1μｍ離れた箇所で起こるということである。
このことは、後述する如く、第３Ａ図及び第３Ｂ
図に示した高集積度アレイにおいて、偶発的な書
き込み撹乱を防止する上で特に有用な利点として
使用されている。
読み出し動作中に、記憶内容Qj（フローテイン
グゲート２１４Ｆ上の電荷）が書き込まれている
セルは高いスレツシユホールドを有し、非導通状
態を維持する。しかしながら、電荷Qjのないプ
ログラムの書き込まれていないセルは、より低い
アクセス電圧Vrc及びVrdに応答して容易に導通
状態となる。従来のセル１１０よりもセル２１０
内の駆動容量が増加しているということ（これは
従来のセル１１０と比べ容量Cd2の値をわざと大
きくしていることによるものである）は、フロー
テイングゲート２１４Ｆにより高密度の電荷Qj
を生ぜしめ、又セル領域ないしアクセス電圧を対
応して増加することなしにチヤンネル制御を改善
することができる。
直列チヤンネル制御 ２個の独立な容量Cf2及びCb2によつてチヤン
ネル２１８を直列制御し、部分的にアドレスした
セルを横切つて（即ち、対応する電圧Vwcが存
在せず電圧Vwdのみによつてアクセスされたセ
ルを横切つて）の低レベルのドレイン・ターンオ
ン電流の発生を防止している。Ｎチヤンネル反転
は、電圧Vrc（読み出しの際に制御ゲート２１４
Ｃに印加される読み出し電圧）によつてチヤンネ
ル部分２１８C′に、又電圧Vrd（読み出しの際に
ドレイン２２０Ｃに印加されるドレイン電圧）に
よつてチヤンネル部分２１８Ｆ内に確立されねば
ならない。尚、電圧Vrcはチヤンネル電流を維持
する為のものである。
アクセスされていないセル（即ち、電圧Vrcも
Vrdも印加されていないセル）及び部分的にアク
セスされたセル（即ち、電圧Vrdのみが印加され
ているセル）内においてチヤンネル２１８を横切
つて表面でのパンチスルーは起こらない。何故な
らば、パンチスルーの為に必要とされる直列反転
の少なくとも１個が存在しないからである。従つ
て、チヤンネル２１８の長さは、従来のセル１１
０のパンチスルー限界を越えて更に短かくするこ
とが可能である。アクセス制御の為にチヤンネル
２１８を２つの独立した部分２１８C′及び２１８
Ｆに分割するということは、各部分において異な
つたドーパントレベルにすることができるという
設計上の選択性を向上させている。どちらか一方
又は両方のチヤンネル部分のドーパントレベル、
従つてチヤンネル反転スレツシユホールド電圧を
下げ（又は上げ）て各設計条件に適応させること
が可能である。例えば、部分２１８C′内でのスレ
ツシユホールドを低下させることにより、書き込
み効率に悪影響を与えること無しに読み出しの際
にセルの駆動を上げることができる。書き込み効
率は部分２１８Ｆ内のドーピング濃度に比例的に
依存するものである。
高密度単一拡散の実施例 EPROMアレイの集積度は、隣接する拡散領域
３２０Ｌ及び３２０Ｒとの電圧関係に依存してソ
ース又はドレインとして機能する単一拡散領域３
２０（第３Ａ，３Ｂ図参照）を使用することによ
り増加することができる。アレイ３４０内の各拡
散領域３２０（例えば、拡散領域３２０Ｌ，３２
０，３２０Ｒは、その上方にオーバーラツプ、即
ち重畳する全てのフローテイングゲート３１４Ｆ
によつて共用されるビツト線を形成する。制御ゲ
ート３１４Ａ，３１４Ｂ，３１４Ｃ等は拡散領域
３２０と直交して設けられており、任意の２つの
拡散領域３２０間のチヤンネル部分３１８C′及び
３１８Ｆを介してチヤンネルの導通を制御する。
各拡散領域３２０は両側に夫々チヤンネル部分３
１８C′及び３１８Ｆを有する。隣接する行間（例
えば、行３１４Ａと３１４Ｃとの間）の空間３１
９は分離領域であり、自己整合型チヤンネルスト
ツプ用イオン注入とそれに引き続いて長時間の酸
化を行なうことによつて、又は従来のアイソプレ
ーナプロセスの分離方法によつて形成することが
できる。ここでは、最初に挙げた分離技術（即
ち、チヤンネルストツプ用イオン注入を使用する
もの）の方が望ましい。何故ならば、アレイの集
積度を上げることができると共により平坦な形状
が得られるからである。又、高濃度のチヤンネル
ストツプ用ボロンのイオン注入を書き込みの際に
有効に使用することが可能である。何故ならば、
爾後の高温処理の際に、注入された不純物が分離
領域からチヤンネル領域内に横方向拡散するの
で、チヤンネル端部でのチヤンネルドーピング濃
度をかなり上げるからである。従つて、チヤンネ
ルの端部はプログラミング、即ち内容の記憶が優
先的に行なわれる領域となる。高濃度のチヤンネ
ルストツプ用イオン注入を行なうことによつて、
チヤンネル３１８Ｆ，３１８C′の残りの部分での
チヤンネルドーピングをＮチヤンネル・エンハン
スメント型装置に僅かに正の装置スレツシユホー
ルド電圧を与えるに十分なだけ低く保持すること
ができる。
各拡散領域３２０は、各８行ないし16行毎にそ
れと並列して設けられた金属線３３５と導通路な
いし接続線３３７を介して接続されている。従来
のセル１１０では各２つのセル毎に接続線用開口
を必要としており、開口のない接続線があると壊
滅的なアレイ不良となつていた点に注意すべきで
ある。一方、アレイ３４０における各接続線は、
８個ないし16個のセルによつて共用されており、
開口のない接続線があつてもそれは単に拡散ビツ
ト線の抵抗を多少上げるためであつて、回路設計
に於いて考慮に入れることができるので壊滅的な
原因とはならない。その結果、本発明に拠れば、
従来技術と比較してセルの集積度及び歩留りを向
上させることができる。
装置実施例３１０で使用されるプロセスは、２
重ないしは２段階ポリシリコン・プロセスでプロ
セスの初期段階に設けねばならないフローテイン
グゲート３１４Ｆの下方に位置するドレイン拡散
領域を必要とする。このことは更にマスキングス
テツプが付加されることとなるが、かく付加され
た拡散領域は、稠密な周辺回路に使用する別のレ
ベルの内部配線として使用することが可能である
（スタンダードな自己整合プロセスではポリシリ
コンの下に拡散領域を設けることはできない。）。
次に、高集積度アレイ実施例の完全なプロセスに
付き説明する。
アレイ３４０は、偶発的な書き込みや誤つた読
み出しが起こらないことを確保する為に特別の書
き込み及び読み出し電圧条件を必要とする。第３
Ｂ図に示す如く、セルＡ２が高スレツシユホール
ド電圧状態に書き込みが行なわれる場合には、列
３３５（列３３５が接続線３３７を介してドレイ
ン領域３２０に接続されているのでその下層のド
レイン領域３２０も）は＋15V（即ち、Vwd＝
15V）の電圧とされ、他の全ての列は0Vにされ
る。制御ゲート行３１４Ａは約＋20V（即ち、
Vwc＝＋20V）とされ、他の全ての行は0Vとさ
れる。従つて、セルＡ２はホツトエレクトロンの
注入を行なうのに適合する電界条件を有し（即
ち、ソース３２０Ｌからドレイン３２０への水平
方向電界、及びソース３２０Ｌとドレイン３２０
との間でゲート３１４の下方においてＮチヤンネ
ルからフローテイングゲート３１４Ｆへの垂直方
向電界）、フローテイングゲート３１４Ｆへの電
荷注入によりプログラム化、即ち記憶内容の書き
込みが行なわれる。セルＢ２は正確なVwd電圧
（即ち、ドレイン書き込み電圧）を有するが、制
御ゲート３１４Ｂ上の電圧が低いのでチヤンネル
電流を有さない。セルＡ１は反転したチヤンネル
を有するが、ドレイン領域３３５Ｌ及びドレイン
領域３２０Ｌ上の電圧Vwdが低いので加速用の
水平方向電界を有していない。セルＡ２以外には
セルＡ３のみが、ソース及びドレイン領域間に形
成された加速用の水平方向電界及びホツトエレク
トロン注入用の強電界で反転されたチヤンネルの
両方を有する。しかしながら、ドレイン３２０Ｒ
の電圧が低く（0V）、本装置３１０は非対称であ
るので、セルＡ３のフローテイングゲートはチヤ
ンネルピンチオフ領域と重畳関係にない。該チヤ
ンネルピンチオフ領域は、特定の電圧条件下にお
いて、拡散領域３２０から約1μｍ離れた箇所で
発生する。従つて、チヤンネルから注入されたホ
ツトエレクトロンはフローテイングゲートＡ３上
ではなく制御ゲート３１４上に全て問題なく集積
される。更に、本装置３１０が非対称であるの
で、容量Cf3を横切つての電界はセルＡ２のもの
よりもセルＡ３のものの方がかなり小さい。何故
ならば、セルＡ３のフローテイングゲートは（容
量Cd3を介して）0Vにある拡散領域３２０Ｒに
接続されており、一方セルＡ２のフローテイング
ゲートは＋15Vにある拡散領域３２０に容量的に
接続されている。
上述した如く、本発明では装置３１０の非対称
構成を有効に利用しており、アレイ３４０の極め
て高密度の注入を可能としている。アレイを製造
するに当り、フローテイングゲート３１４Ｆは拡
散領域３２０の左側0.5乃至1.0μｍ以内に近づか
ない様に注意すべきである。即ち、制御ゲート部
分３１４C′下のチヤンネルは十分に長く、そのド
ーピング濃度は適切に調節されていて隣接セルが
書き込みサイクルにある場合にセルの偶発的な書
き込みが行なわれない様にすべきである。
セルがCd3＞Cc3（この関係は絶縁膜の厚さ、及
びオーバーラツプ、即ち重畳面積を適当に選択す
ることにより満足される）である様に製造される
と、「書き込み」の際において電圧Vwcよりも電
圧Vwdが支配的となり、従つてVwc上の電圧は
Vrcと同じく＋5Vにすることが可能である。こ
のことは回路設計上の利点である。何故ならば、
全部の行デコード回路を、読み出し及び書き込み
の両方の場合に低電圧範囲で動作する様に構成す
ることが可能だからである。
セルＡ２を読み出すには幾つかの方法がある。
例えば、１つの方法では、３３５Ｌのみを0Vと
し、全ての列３３５を＋5Vにさせる。そして、
行線３１４Ａのみを＋5Vとしその他全ての行を
0Vとする。セルＡ２は低スレツシユホールド状
態にあると、列３３５（ドレイン）と３３５Ｌ
（ソース）との間の直列チヤンネルを介して列３
３５を0Vに向かつて放電させる。列３３５の電
圧降下は列の底部にある電荷センス増幅器で検知
され、列３３５上の電圧（等価的には、ドレイン
３２０上の電圧）が＋5Vよりも数百ミリボルト
降下した後にラツチされる。セルＡ３のソース３
２０は、その制御ゲート電圧３１４Ａから完全な
トランジスタスレツシユホールド電圧分以上に降
下することがないから、セルＡ３は導通状態とは
ならない。
セルＡ２が高スレツシユホールド状態にある
と、上のパラグラフに記載した条件下では導通状
態とはならず、列３３５（又は３２０）を＋5V
のままに維持する。センス増幅器は、列３３５上
の電圧降下をセルＡ２と同様の基準セルを介して
の電圧降下と比較する。本装置２１０，３１０
（夫々第２図及び第３図）では自由度が増加して
いるので、回路設計者は基準セルにアレイ中のセ
ルとあまり変わらないフローテイングゲートとド
レイン間のオーバーラツプ容量Cd2を与えること
ができ、従つてチツプ上に中間電圧レベルを発生
する為の複雑な手段を設けること無しに「０」及
び「１」の２つの状態間の中間レベルにセンス増
幅器の動作点を設定することができる。尚、この
様な中間電圧レベルはプロセス変動により敏感で
ある場合が多い。しかしながら、書き込み及び読
み出しの上述した方法は幾つかの方法のうち単な
る１例にしか過ぎないことに注意すべきである。
アレイ３４０内の全てのセルから記憶内容を消
去するには、従来の全てのフローテイングゲート
装置に於ける様に、紫外線照射で行なう。しかし
ながら、別の実施例として後述する如く、いくつ
かのプロセスを付加するだけで電気的な消去を行
なうことも可能である。
増加した分布容量 フローテイングゲート装置においては、それに
物理的に結合された電圧及び容量から引き出した
電圧を有することが可能である。従来の装置１１
０においては、この電圧は次式で与えられる（第
１Ｂ図参照） VFG110 ＝QFG＋（VCCc1＋VSCs1＋VdCd1）／（Cd1＋Cf1＋Cs1＋C
d1）(1) 上式(1)において、電荷量QFGはフローテイング
ゲート上の余剰電荷（エレクトロンの場合は負）
である。装置１１０の典型例に対しては以下の様
な値を有する。
Cd1＝10Co Cf1＝5Co Cs1＝0.5Co Cd1＝0.5Co ここで、Coはその大きさがフローテイングゲ
ート１１４Ｆの周りの絶縁分離層の厚さ及び誘電
率に依存する何等かの単位容量である。
QFG＝０（記憶内容が書き込まれていない状態）
の場合には、上式(1)から次の様になる。
読み出し（VD＝VG＝5V：VFG110＝3.3V VS＝VB＝0V） （1a） 書き込み（VD＝VG＝15V：VFG110＝9.8V VS＝VB＝0V） （1b） 一方、本発明のセル２１０は次式で与えられる
フローテイングゲート電圧を有する（第２Ｂ図参
照）。
VFG210 ＝QFG＋（VcCc2＋VbCf2＋VdCd2）／（Cc2＋Cf2＋Cd2）(
2) 装置２１０の典型例に対しては、前述したのと
同じ単位容量Coを使用して次の様に表わせる。
Cc2＝12Co、Cf2＝2.5Co、Cd2＝10Co. ここでは、ドレイン上に付加的なフローテイン
グゲート部分があるのでCc1と比較してCc2が増
加している。チヤンネル２１８Ｆの半分だけがフ
ローテイングゲート２１４Ｆに結合されているの
でCf2はCf1より小さくなつている。ドレインに
わざとオーバーラツプさせてあるのでCd2は増加
している。
フローテイングゲート２１４Ｆとドレイン間の
絶縁層は単結晶シリコン上に熱酸化成長させたも
のであり、従つてより薄くすることができるの
で、多結晶シリコンフローテイングゲート物質上
に成長され容量Cc2を構成する絶縁層のものより
もより大きな単位面積当りの容量とすることがで
きる。フローテイングゲートはソース拡散領域と
オーバーラツプしてはならないのでCc2はゼロで
ある。QFG＝０の場合に、上式(2)から次の値が得
られる。
読み出し（VD＝VC＝5V：VFG210＝4.5V VS＝VB＝0V） （2a） 書き込み（VD＝VC＝15V：VFG210＝13.5V VS＝VB＝0V） （2b） 読み出しの際に最大の駆動を得る為に、電圧
VFGは出来るだけ高くしてチヤンネル１１８又は
２１８Ｆを強く反転させるべきである。同一のト
ランジスタ・チヤンネルの幅及び長さに対し式
（1a）、（2a）が示す如く、セル２１０はセル１１
０よりもかなり大きな駆動を有する（何故なら
ば、駆動は（VFG−Vt）2に比例するからである。
但し、Vtはフローテイングゲートのスレツシユ
ホールド電圧で、約＋1.0Vである）。
同様に、書き込みの際に最大の注入電界を得る
為には、電圧VFGはできるだけ高くすべきであ
り、式（1b）、（2b）が示す如く、セル１１０よ
りもセル２１０の方がかなり高くなつている。更
に、電圧VFG210は電圧VFG110よりも3.7Vだけ高い
ので、書き込みパルスの終りに貯蔵される正味余
剰電荷QFGは、セル１１０のものに比べセル２１
０内には3.7Vの等価分だけ高くなる。換言すれ
ば、「０」及び「１」状態間の電圧窓は高々3.7V
に迄増加され、その結果不揮発性を改善すること
を可能にしている。叙上の説明から明らかな如
く、セル２１０，３１０の改善された読み出し及
び書き込み効率は、より小型の（より高集積度
の）セル、又はより低い操作電圧とする為の基礎
とすることができる。更に、単にCd2成分を増加
又は減少させることによりセンス増幅器の基準セ
ル上の電王VFGを変化させる点での設計上の柔軟
性に関し前に記載した事項は式(2)から明らかであ
る。
第４図に示す如く、従来技術のCd／Ccの限界
値である約0.2以上に於いて、本発明の構成によ
ればセルの書き込み操作の際にフローテイングゲ
ート上の電圧は数ボルト分増加し、セルの読み出
し操作の際に約１ボルト分増加する。従来のセル
はCd／Ccの比が0.2以下で操作されていた。即
ち、読み出し操作の際のフローテイングゲート上
の電圧と例えば5Vのドレイン電圧との間の関係
は、第４図の下の曲線の最も左側の３つの点で示
される。本発明の構成では、フローテイングゲー
トの電圧は５ボルトのドレイン電圧に対し読み出
し期間中に４ボルトの少し下から５ボルトの少し
下へ変化する。しかしながら、従来の構成におい
ては、フローテイングゲート電圧は３ボルトと約
3.75ボルトとの間を変化するものであつた。
同様に、書き込み操作の場合において、従来の
装置では、容量比Cd／Ccが0.2以下の場合にフロ
ーテイングゲート上の電圧は約９〜11ボルトの間
を変化している。しかしながら、本発明の構成に
よれば、書き込み操作の場合に、15ボルトのドレ
イン電圧に対しフローテイングゲート電圧は約
11.5〜14ボルトの間を変化している。これらのよ
り高い電圧値は、従来装置と本発明との差異を表
わしており、特に、書み込み操作の場合における
注入効率の増加及びセルの読み出し操作の場合に
おけるチヤンネル相互コンダクタンスの増加を表
わしている。
電気的消去 広範囲の適用において、フローテイングゲート
上の電荷QFGを消去する為に紫外線を使用するこ
とは不便である。装置２１０，３１０を修正して
電気的に消去する様にすることが可能である。こ
れは、フローテイングゲート２１４Ｆと基板２１
８との間の絶縁層が十分に薄く高電界条件下にお
いてトンネル現象による電子的導通を許容する小
領域２１５Ｆ，３１５Ｆ，５６７Ｆを付加するこ
とにより実施可能である。トンネル現象による電
流は、該小領域３１５Ｆを横切つて印加される電
界に指数的に依存する。例えば、10Vの印加電圧
に対し、小領域３１５Ｆは１ｍＡ／cm2の電流密度
の電流を流すが、8Vの印加電圧に対しては、
1nA／cm2の密度の電流を流すにすぎない。本実施
例においてはこの極めてシヤープな電界依存性を
有効に利用して非選定状態にあるセルに偶発的に
書き込みを行なつたり、消去したりすることを防
止している。
装置２１０，３１０の場合と同様に、書き込み
操作はホツトエレクトロン注入と或る程度のトン
ネル現象とによつて行なうことができる。装置２
１０，３１０の場合と同様に、部分的に選択され
たセルにはホツトエレクトロン注入が起こらず、
又これらのセルではトンネル現象が起こることも
ない。何故ならば、電圧VD及びVCの１方のみが
書き込み用の高電圧状態にあり両方ではないの
で、電圧VFGは効果的なトンネル現象を行なう為
のスレツシユホールド電圧以下にあるからであ
る。例えば、小領域２１５Ｆの厚さ及び誘電率の
値から、トンネル現象を得る為には電圧VFGが9V
（VB＝0Vとして）を越えなければならないとし
よう。すると、式(2)から、（Ct2＝2Coとして）書
き込みをされたセルはVFG＝13.5V（以前と同じ）
となりトンネル現象を起こさせるが、部分的にア
クセスされたセルはVFG＝6.8V（VC＝15V、VD＝
0V）、又はVFG＝5.7V（VC＝0V、VD＝15V）であ
り、どちらの場合にもトンネル現象を起こさせる
には低過ぎる。即ち、ここでドレイン結合容量
Cd2を使用してアレイ中の選択されたセルでの電
界を増加させており、非選択の全てのセルでの電
界を抑制させている。
消去を行なうには、典型的には−20Vのパルス
を行３１４に印加し、全ての列拡散領域３２０及
び基板３１１を接地する。すると、式(2)からアク
セスされた行に沿つてのセルは次のようになる。
VFG＝QFG＋（−20×12Co）／CTptal ＝QFG−10／CTptalボルト (3) QFG＝０（記憶内容無し）の場合には、消去電
界は弱いが、トンネル現象による消去（エレクト
ロン放出）が持続され、チヤンネル部分３１８Ｆ
のスレツシユホールドをデプリシヨン状態とさせ
る（このことは、エンハンスメント状態を維持す
る直列チヤンネル部分３１８C′がなかつたとした
ら不可能であろう）。QFGが負の場合（記憶内容
を有する場合）には、フローテイングゲート上の
余剰エレクトロンに基づく電界は、これら全ての
余剰エレクトロンが除去されて完全な消去が行な
われる迄トンネル消去を著しく向上させる。典型
的には、これに１乃至10マイクロ秒かかる。
次に、本発明のセル及びメモリアレイの製造プ
ロセスに付き説明する。
第１実施例としての製造プロセスでは、約
10Ω・cmの固有抵抗を有し〔100〕の結晶面を有
するＰ型シリコン基板５３０を使用してプロセス
を開始する（第５Ａ図参照）。然しながら、約
20Ω・cmの固有抵抗を有し〔100〕の結晶面を有
するＮ型シリコン基板５３２（第７図）を使用し
てプロセスを開始し、該基板内にCMOS製造プ
ロセスで良くやられる分離したＰ型ウエルの領域
５３１を形成することも可能である。この様なＰ
型ウエル５３１は、所要のシリコン領域にボロン
をドープさせ拡散ステツプに於いて該ドーパント
をドライブインさせることによつてＮ型基板内に
形成することが可能である。これはプロセスにス
テツプを付加することになるが、そうすることに
よつて、メモリアレイが製造される大きなＰウエ
ルから電気的に分離させたＰウエル内に制御回路
を作ることができるので、回路設計者に設計上の
付加的な柔軟性を与えることになる。従つて、正
の供給電源からチツプ上に負の電圧を発生させた
り、アレイのＰウエルに高プログラミング電圧を
印加させる一方、別のＰウエル内に作成した周辺
デバイスには印加させない様にすることも可能で
ある。
最初に、スタンダードな酸化技術を使用してマ
スキング用酸化物を約2000Åの厚さに成長させ
る。次いで、長尺細条形状で下層の基板に達する
様に窓を該酸化物に開口させる。
次に、拡散又はイオン注入等の従来のドーピン
グ技術を使用して上記開口を介して基板中に砒素
又はホスホラスの様な選定不純物（即ち、ドーパ
ント）を導入して、セルを構成すべき複数個のソ
ース・ドレイン領域（５２０DL，５２０Ｄ及び
５２０DR；第５Ａ図参照）を形成する。一般
に、これらの領域のドーパント濃度は、これらの
領域がN+導電型である様に設定される（即ち、
ドーパント濃度は1018原子数／cm3を越えた値であ
る）。各領域は、それに印加されるバイアス電圧
によりソース又はドレインとして機能可能であ
り、従つてこれらの領域の各々はソース・ドレイ
ン領域と呼ばれる。
次に、本構造体を酸化させて各ソース・ドレイ
ン領域５２０で約1000Åのシリコンを消耗させて
ドーパントをドライブ・インすると共に、後工程
でのマスクアライメントの為の段差をシリコンに
形成する。マスキング用酸化物の下のシリコンは
ソース・ドレイン領域内のシリコンよりもかなり
遅い速度で酸化される。この後に、ウエハより酸
化物の全てを剥離する。
第２実施例に於いて、ソース・ドレイン領域を
形成する為のマスキング層は、二酸化シリコン薄
層（50Å以上）上に窒化シリコン層を積層して約
1000Åの厚さ（第６Ａ図中、５５０及び５６０）
にしたものである。次いで、この窒化シリコン層
及び二酸化シリコン層内に下層の基板に達し長尺
の細条部形状の窓を所要数穿設し、上記第１実施
例に於けると同じ様にドーピングすることによつ
てN+領域を形成する。次に、これらの露出した
ソース・ドレイン領域を200Å〜6000Åの範囲の
厚さに酸化させる。前述の実施例の場合とは異な
り、この酸化物は剥離せず、ドレイン領域５２０
Ｄ上にゲート絶縁層５６８を形成する。次いで、
マスキング用窒化シリコン５６０をエツチング
し、酸化物薄層５５０をデイツプ・エツチングし
て、ドレイン領域上ではなくチヤンネル領域内の
シリコン５１８を露出させる（ドレイン上の酸化
物５６８は、このデイツプ・エツチ（dip etch）
の部分的薄層化を十分に補償可能な厚さに成長さ
せる）。次に、薄い絶縁層５６７Ｆ（第６Ｂ図）を
チヤンネル領域内に形成する。これは50Å〜1000
Åの範囲の厚さに成長させた熱酸化層としても良
いし、又200Å以下の厚さの熱窒化層としても良
い。本実施例プロセスの残部は第１実施例のもの
と同じである。これら２つの実施例の主要な相違
は、第１実施例においては、ゲート絶縁層は、ド
レイン上の絶縁層及びチヤンネル上の絶縁層の両
者を形成するステツプにおいて同時に形成する
が、第２実施例においては、これら２つの領域の
ゲート絶縁層は夫々独立のステツプで形成するの
で、夫々の厚さや成分の選択にそれだけ余計な自
由度があり、従つて単位面積当りの容量を調節可
能である。式(2)に示した様に、容量Cd2及びCf2
の相対的な値は、全てのプログラミングモードに
おいてデバイス効率にとつて極めて重要である。
従つて、絶縁層５６８（Cd2に影響を与える）及
び５６７Ｆ（Cf2に影響を与える）を独立的に制
御する能力は著しく有益である。更に、極めて薄
い絶縁層５６７Ｆを形成すると共により厚い絶縁
層５６８を形成することによつて、電気的にプロ
グラム可能であり電気的に消去可能なデバイス
（EEPROM）を構成可能である。何故ならば、
薄い絶縁層５６７Ｆは電子的トンネル動作によつ
てプログラム及び消去させる為に使用することが
でき、一方、厚手の絶縁層５６８はドレイン拡散
領域にトンネル動作すること無しにフローテイン
グ・ゲート５１４Ｆのドレイン（Cd2）への結合
を向上させる機能を有する。
第１実施例に戻つて説明すると、回路条件に応
じて、50乃至1000Åの厚さを有するゲート酸化物
層５２６Ｆをウエハ表面上に成長形成する。本産
業分野では良く知られていることであるが、５２
０Ｄの様な高ドープN+領域上の熱酸化速度は、
５１８の様な低Ｐドープ領域上の酸化速度の数倍
になることもある。N+ドーピング濃度を５×
1018〜５×1019cm-3の範囲内に制御することによ
つて、Ｐチヤンネル領域５１８上及びN+ドレイ
ン領域５２０Ｄ上の両方の酸化速度を正確に制御
することが可能である。例えば、EPROM（電気
的にプログラムし、紫外線消去可能な）デバイス
が必要な場合には、チヤンネル５１８上の酸化物
層５２６Ｆは約200〜1000Åの間の厚さに成長さ
せ、ドレイン５２０上の酸化物は稍々厚手にする
だけで良い。EEPROM（電気的にプログラムし、
電気的に消去可能な）デバイスが必要な場合に
は、チヤンネル上の酸化物層５２６Ｆはより薄
手、即ち50〜200Åの範囲に成長させてトンネル
動作を可能とし、ドレイン５２０上の酸化物層の
厚さはドレイン上でのトンネル動作を起こさせた
くない場合にはかなり厚手に設定すれば良い。一
方、領域５１８上の酸化物層をEPROMデバイス
の場合と同様に成長させ、その後本発明者の米国
特許第4115914号に記載してある付加的なマスキ
ングステツプを用いてトンネル用酸化物層の領域
を形成することも可能である。即ち、そのステツ
プとは、先ず第５Ｂ図に５１５Ｆで示した領域の
酸化物層５２６Ｆの部分をエツチング除去し、次
いで露出したシリコン表面上に50乃至200Åの範
囲の厚さの薄いトンネル用酸化物層を成長させる
ものである。
このゲート酸化ステツプの次に、ゲート酸化物
５２６Ｆを介してＰ型不純物（好ましくはボロ
ン）の注入を行ない、ソース・ドレイン領域５２
０の各直接隣接対間の領域５１８Ｌや５１８等の
チヤンネル領域を1012〜1013不純物原子数／cm2の
表面濃度にドープさせる。この注入は約50keVで
行なう。又、この注入はゲート酸化ステツプの前
に行なうことも可能である。しかしながら、チヤ
ンネル領域における実際のドーピングレベルは所
望とするデバイス・スレツシユホールドや書き込
み電圧に基づいて決定される。
ボロン注入の後に、従来のポリシリコン堆積技
術を使用してウエハの表面上にポリシリコン５１
４を約1000乃至3000Åの厚さに付着形成する（第
５Ｂ図参照）。
次いで、従来のドーピング技術を使用して該ポ
リシリコンをN+導電型に変換させる。典型的に
はホスホラスを使用してポリシリコンをドープす
るが、所望により他のＮ型ドーパントも使用可能
である。
次に、ポリシリコン５１４をマスクし公知技術
を使用してエツチングを行ない複数個のストリツ
プ（細条部）を形成する。各細条部（例えば、５
１４Ｆ）は、個別的に対応するN+ソース・ドレ
イン領域（例えば、領域５２０Ｄ）の上方でそれ
と並置して設けられる。各細条部は、対応するソ
ース・ドレイン領域と重畳するだけでなくこの拡
散領域の左側のチヤンネル領域５１８とも部分的
に重畳する（ここで、「左側」ということは、例
えば、第３Ａ図や第５Ｃ図に示した如く拡散N+
ソース・ドレイン領域５２０の断面図においてこ
の領域５２０の左側という意味である）。
ストリツプ即ち細条部５１４Ｆを形成するマス
キングステツプは重要なアライメントステツプで
ある。そのステツプは、プロセスの中で、ポリシ
リコンパターン５１４Ｆとソース・ドレイン拡散
パターン５２０との間に極めて良好なアライメン
トを要求するものである。もしも、細条部５１４
Ｆがあまりにも拡散領域５２０の左側にズレてア
ライメントされると、その結果得られるデバイス
のフローテイングゲートはチヤンネルとより強く
結合されドレインとはより弱く結合されることと
なり、一方、ズレが反対方向である場合にはその
逆の結果が発生する。拡散領域５２０の幅及び間
隔５１８を設定する場合には、デバイス（全ての
異なつたEPROM及びEEPROM実施例に於いて）
はこれら２層間のアライメントのズレが極端な場
合でも全てのプログラム（書き込み）及び読み出
しモードに於いてなお機能する様に設定さねばな
らない。この厳格なアライメントが要求されるこ
とは本発明プロセス及びデバイスにとつて独特で
ある。又、それは、最新のリソグラフイー印刷装
置（10：１縮少比の印刷機）でもつて比較的容易
に満足することのできる要求である。典型的な高
密度アレイにおいて、このマスキングステツプで
のアライメンのズレの程度は約±1.0μｍを越える
ものであつてはならない。
尚、第５Ｃ図はこの段階における構成を示して
おり、そこに示される如く、Ｐ型基板５３０は領
域５２０Ｄで例示する如くその中に形成された
N+型のソース・ドレイン領域を有しており、装
置表面上にはゲート酸化物５２６Ｆが形成されて
おり、ゲート５１４Ｆで例示する如くフローテイ
ングゲート５１４Ｆの１部がソース・ドレイン領
域５２０Ｄとソース・ドレイン領域５２０DLと
の間のチヤンネル領域５１８Ｌ上に延在する様に
ソース・ドレイン領域５２０上にはポリシリコン
より成るフローテイングゲートが形成されてお
り、ソース・ドレイン領域５２０の左側及び右側
にはＰ型のチヤンネル領域５１８Ｌ及び５１８が
形成されている。
ポリシリコンの細条部５１４Ｆ，５１４FL，
５１４FR等は本装置の表面上に沿つて延在して
おり、２番目のマスキング及びエツチング操作が
施されて各フローテイングゲート５１４の横方向
寸法が確定される。（ここで、３つの細条部５１
４FL，５１４Ｆ，５１４FRは単に例示に過ぎ
ず、全メモリアレイのほんの１部だけが例示的に
示されているだけであつて、例えば第３Ａ，３Ｂ
図や第５Ａ〜５Ｇ図に示した構造は両側又は全て
の方向に延在するものであることに注意すべきで
ある。）次いで、本構造体を公知の方法で酸化し
てポリシリコンの各細条部５１４Ｆの露出表面上
に選定厚さ（典型的には約1000Å）の酸化物層５
２６Ｃを形成する。
酸化物層５２６Ｃの形成後、第２ポリシリコン
層５１４Ｃを約2000〜5000Åの厚さに被着形成す
る。マスキング及びエツチングをして、層５１４
Ｃはメモリセルの行としてのゲート電極を構成す
る。その結果得られる構造の断面を第５Ｄ図に示
してあり、その平面を第５Ｅ図に示してある。こ
の時点で、第２ポリシリコン層５１４Ｃは装置上
表面をシート状に被覆する。このシートの下層に
ポリシリコンのストリツプ５１４FL，５１４Ｆ，
５１４FR（第５Ｅ図参照）があり、これらの各ス
トリツプの少なくとも１部の下には夫々対応する
ソース・ドレイン領域５２０DL，５２０Ｄ，５
２０DRがある。
酸化物層５２６Ｃの成長形成する前に、ある実
施例においては、本装置に酸化物エツチングを施
こし、ポリシリコンのストリツプ５１４FL，５
１４Ｆ，５１４FR間の露出領域内のゲート酸化
物５２６Ｆを200Åにエツチングする。その後に、
本装置上に第２酸化物層５２６Ｃを成長形成す
る。酸化物５２６Ｃは、フローテイングゲート５
１４FL，５１４Ｆ，５１４FR（第５Ｃ、第５Ｄ
図参照）及び制御ゲート電極を形成すべき第２ポ
リシリコン層５１４Ｃ間の電極間分離酸化物層を
形成する。
酸化物層５２６Ｃを形成する為に使用した酸化
工程を使用して、ボロンを成長酸化物層内に再分
布させることによりフローテイングゲート５１４
FL，５１４Ｆ，５１４FRによつて被着されてい
ないチヤンネル領域内のボロン濃度を実質的に減
少させることが可能である。これによつてフロー
テイングゲート領域５１４FL，５１４Ｆ及び５
１４FRで覆われていないチヤンネル部分のスレ
ツシユホールド電圧を減少し、このチヤンネル部
分の相互コンダクタンスを増加させている。
酸化物層５２６Ｃを形成することは、フローテ
イングゲート５１４Ｆを作成したときに露出され
た部分５６９内にトンネル用酸化物層５６７Ｆ
（第６Ｃ図）の厚さをかなり厚くしたEEPROM
実施例とすることにも役立つ。実際上、第６Ｃ図
に断面で示したEEPROM実施例の場合には、上
記薄いトンネル用酸化物層の部分は、４面をより
厚手の酸化物で囲撓されることによつて構成され
ており、それらの４面を囲撓する酸化物とは、ド
レイン上の酸化物５６８、チヤンネル残部上の酸
化物５６９、及びフローテイングゲート５１４Ｆ
の両側の分離用酸化物３１９（第３Ｂ図）であ
る。
一方、電極間分離層５２６Ｃは窒化シリコンを
付着させて形成することも可能であるし、又短期
間の酸化の後に窒化シリコンを付着させる複合形
態で形成することも可能である。このサンドイツ
チ構造は、半導体技術において公知のものであ
る。
絶縁層５２６Ｃの形成後、第２導電層５１４Ｃ
を付着形成する。該導電層はポリシリコンでも良
く、又爾後の酸化工程に耐え得るものならば低固
有抵抗のシリサイド又は耐火性金属で構成するこ
とも可能である。しかし、該導電層をポリシリコ
ンで構成することが好ましい。
第２ポリシリコン層５１４Ｃの形成後、本装置
をマスクしエツチングして、従前に形成したポリ
シリコンの細条部５１４FL，５１４Ｆ，５１４
FRに垂直なポリシリコン層５１４Ｃの細条部を
形成する。絶縁層５２６Ｃ及びポリシリコンの細
条部５１４FL，５１４Ｆ，５１４FRを通してエ
ツチングを行ない下層のゲート酸化膜５２６Ｆを
露出させる。その結果得られる構成は第５Ｇ図に
平面図として示してあるが、金属リード線５３５
は示してない。
重要な点であるが、所望により、ソース・ドレ
イン領域５２０DL，５２０Ｄ，５２０DR間の前
述したボロンのフイールド注入はプロセスのこの
段階で行なうことも可能である。これがなされる
と、第５Ｅ図の平面図及び第５Ｇ図の平面図に示
した様に領域５３９及び５１９内にフイールド注
入がなされる。この段階で、ボロンを約１×1013
乃至５×1013原子数／cm2に注入させる。ボロン注
入は、第５Ｅ図及び第５Ｇ図の領域５３９及び５
１９によつて表わされた第１及び第２ポリシリコ
ン層（５１４Ｆ，５１４Ｃ；第５Ｄ図、第５Ｅ
図、第５Ｇ図）の補完領域と自動的に自己整合さ
れる。例えば、N+拡散領域５２０Ｄのイオン注
入に露呈された部分においては、N+拡散領域５
２０Ｄが自動的にボロンを過補償する。Ｐ型ボロ
ンは、ドレイン及びゲート電極５２０Ｄ，５１４
Ｃの夫々に印加される高書き込み電圧でフイール
ド反転を起こることを防止し、又各フローテイン
グゲートのチヤンネル領域の端部５２９（第５Ｅ
図参照）でのチヤンネルドーピングを向上させ、
書き込み効率を増加させている。何故ならば、チ
ヤンネルの低度にドープされた領域におけるより
も、チヤンネルのより高度にドープされた領域に
おける方がホツトエレクトロンの注入はより効果
的であるからである。又、ソース・ドレイン領
域、例えば５２０及び５２０DR（第５Ｃ図参
照）、間の各チヤンネルの端部５２９（第５Ｅ図）
のみがより高度のドーピング濃度を有するので、
例えばチヤンネル領域５１８C′及び５１８Ｆの相
互コンダクタンスは減少されない。この構成にお
いては、フローテイングゲート領域５１４Ｆ，５
１４FL及び５１４FRを形成するポリシリコンを
エツチングしてイオン注入を行なう前にフローテ
イングゲート間のフイールド領域内に個別的なフ
ローテイングゲートを形成する。
別のプロセスにおいては、第５Ｅ図に示した如
く、露出されたままのフイールド部分で導電性ス
トリツプ５１４Ｃ及び５１４FL，５１４Ｆ及び
５１４FRで取り囲まれた部分にボロンを注入す
ることが可能である。この実施例では、イオン注
入は実効的にしかも自動的に第５Ｅ図の領域５３
９で示した第１及び第２ポリシリコン層５１４Ｆ
及び５１４Ｃの補完領域に自己整合される。これ
により、拡散領域５２０Ｄと、例えば、チヤンネ
ル領域及びフイールドとの接合容量を約半分に減
少させる。何故ならば、フイールドイオン注入に
よつて各拡散領域５２０（第５Ｃ図、第５Ｄ図、
第５Ｅ図）の右側のみが高濃度にＰ型にドープさ
れ、しかも漏れ電流路に対する適当な保護を得る
ことができる。この実施例においても、ボロンを
約１×1013乃至５×1013原子数／cm2に注入させ
る。
次いで、分離用熱酸化ステツプを実施し本装置
の上表面及びフイールド領域上に約1000〜5000Å
の厚さの分離用熱酸化物層を成長形成する。この
酸化ステツプにおいて、第２ポリシリコン層５１
４Ｃを制御ゲートストリツプに形成し第１ポリシ
リコン層を分離されたフローテイングゲートに形
成するエツチング操作によつて露出された第１及
び第２ポリシリコン層５１４FL，５１４Ｆ，５
１４FR，５１４Ｃの側部領域をも酸化させる。
次いで、図面には示してないが、熱酸化物層上
に従来の熱処理方法によつて高密度化され再流動
化されたホスホラスをドープしたパイロガラスを
付着形成する。このホスホラスをドープしたガラ
スを設けることにより、本装置の電気的特性を変
更する様な不要の汚染物に対し本装置に付加的な
保護を与えることができる。尚、製造プロセスの
その他の部分はスタンダードなものを適用すれば
良い。
第５Ｆ図は、保護層を付着形成する前の完成さ
れた構造を示している。層５３４は表面形状を滑
らかにする為に再流動化させて形成したホスホラ
スをドープしたガラスであり、又層５３５は、５
２０Ｄの如きソース・ドレイン領域と並行で５２
０DLの如き対応するソース・ドレイン領域上に
延在する金属線を構成する。第５Ｆ図に示した構
造体の平面図である第５Ｇ図に接続線５３７で示
した如く、各金属線５３５と該金属線の下方に存
在するソース・ドレイン領域５２０とは各８乃至
16セル毎に接続されている。この様な特徴を有す
るので、各ソース・ドレイン領域５２０を接続す
るのに必要な接続線の数を減少することができア
レイの集積度を著しく増加させることが可能であ
る。
上述の説明は、アレイ内のプログラム可能な装
置の製造についてのみ行なつた。デコード、バツ
フアー、論理操作の為に本装置の周辺で使用され
るトランジスタは、第１層ポリシリコン、第２層
ポリシリコン、ゲート電極用金属化物を使用して
従来の方法によつて形成すれば良い。しかしなが
ら、この様なトランジスタを形成する場合に、ソ
ース及びドレインをゲートと自己整合させる為に
付加的なマスキングステツプを必要とする場合も
ある。勿論、周辺回路は従来のアイソプレーナ
MOS技術を使用して形成することも可能である。
別の実施例である電気的に消去可能な装置、即
ちEEPROMの製造プロセスは、上述した紫外線
で消去可能な装置の場合とほぼ同じであるが、ソ
ース・ドレイン領域５２０を形成する為のボロン
注入とフローテイング・ゲート電極５１４Ｆ等を
形成する為のポリシリコン付着との間に付加的な
マスキングステツプを必要とする点が異なる。薄
いトンネル用絶縁物の部分を、ソース・ドレイン
領域５２０DL，５２０Ｄ，５２０DRから離れた
チヤンネル領域上方で、例えばフローテイングゲ
ート５１４FL，５１４Ｆ，５１４FR（第５Ｄ図
参照）下方の酸化膜５２６Ｆ内に形成する。これ
らの規定領域をゲート酸化膜５２６Ｆから下層の
シリコンに達する迄エツチング除去し、次いで本
構造体を再び酸化して約50〜150Åのゲート酸化
膜を形成する。
一方、露出領域内に熱窒化膜を約50〜100Åの
厚さに成長形成しても良い。この場合には、それ
に続いて第１ポリシリコン層の付着で始まる上記
プロセスを実施する。
上述した最後の実施形態の特徴としては、ポリ
シリコン層５１４が形成されエツチングされる場
合に露出されているトンネル用酸化物層のどの部
分も酸化されて、電極間分離用酸化物層５２６Ｃ
を形成する為の爾後のウエハの酸化をする際にト
ンネル現象が起こらない様な厚さになるというこ
とである。
以上詳述した装置は、特に集積度が高くコンパ
クトなアレイを提供するものである。本発明にお
いては、ドレイン対フローテイングゲート容量
Cdとフローテイングゲート対制御ゲート容量Cc
の比は0.3より大きいことが望ましい。従来技術
では、この比は0.1以下にすることが望ましいと
されていた。第４図に関し上述した如く、これら
２つの容量比を増加することによりフローテイン
グゲート電位が効果的に増加する。
従来技術と異なり、本発明の構成に拠れば、読
み出し動作の際にドレイン・ターンオンを防止す
ることが可能である。興味深いことに、本発明の
構成では消去後にフローテイングゲート上の正電
荷に起因してより高い実効ゲート電圧を必要とせ
ず、従つてフローテイングゲート下方に（従来技
術におけるタイプの）Ｎ型領域を持たないので書
き込み効率曲線の右側部分で動作することを回避
している。更に、本発明の構成では、フローテイ
ングゲート下方ではなく制御ゲート直下でチヤン
ネルをターンオンする為だけに制御ゲートを使用
することができる。フローテイングゲートはドレ
イン電圧で制御されるので、ドレインはフローテ
イングゲートの書み込みの際に使用すべく水平方
向及び垂直方向の両方の加速及び注入電界を与え
ることができる。
本発明の別の実施例においては、ポリシリコン
の第１層５１４Ｆとポリシリコンの第２層５１４
Ｃとの間に多層サンドイツチ型絶縁構造を使用す
ることが可能である。１実施例としては、ポリシ
リコンの第１層５１４Ｆを約50乃至500Åの厚さ
に熱酸化させ、次いで窒化シリコンを有する第２
絶縁層を公知技術（例えば、連続的な蒸着）を使
用して約100乃至800Åの間の厚さに付着形成させ
る。その結果得られる構造は、ピンホールの影響
を最小とし、又下層のチツプをある程度密封して
湿気や他の不純物から保護することを可能とす
る。
この窒化シリコン層の付着形成の後に、ある場
合には、ポリシリコン付着用の層として機能する
酸化物薄層を形成することもでき、一方、上記窒
化シリコンの上面を熱酸化してこの酸化物薄層を
形成しても良いし、又は該薄層を形成せずにその
ままとしても良い。
更に、上述したゲート酸化物層は、例えば、シ
リコン酸化物及びシリコン窒化物の複合層を有す
る絶縁構造に置き換えることが可能である。
第５Ｆ図及び第６Ｃ図は、３つの実施例におけ
る最終デバイス（装置）構造の断面を示してい
る。これら３つの実施例の間の主要な相違点は、
ゲート絶縁層の厚さの相違である。第５Ｆ図に示
した実施例で点線で示した部分５１５Ｆが無いも
のはEPROM装置であり、その場合には、チヤン
ネル５１８上の絶縁層５２６Ｆの厚さはドレイン
５２０Ｄ上の絶縁層５２６Ｄの厚さと略々同じか
又は多少薄い程度である。第５Ｆ図に示した実施
例で点線で示した部分５１５Ｆを有するものは
EEPROM装置である。該部分５１５Ｆにおける
ゲート絶縁層はチヤンネルのその他の部分又はド
レイン上のものよりも薄くなつている。この部分
５１５Ｆでは、書き込み及び消去時にトンネル動
作が起こる。第６Ｃ図に示した実施例は、チヤン
ネル上の絶縁層５６７Ｆの厚さによつて、
EPROM装置ともEEPROM装置ともなる。
EPROM装置の場合には、この厚さは電子的トン
ネル動作が起こらない様な厚さであり、一方、
EEPROM装置の場合には、層５６７Ｆは書き込
み及び消去時にトンネル動作が起こる程度に十分
薄く形成する必要がある。
以上、本発明の特定の実施例に付き説明した
が、本発明はこれら実施例に限定されるべきもの
ではなくその技術的範囲内に於いて種々の変形が
可能であることは勿論である。
【図面の簡単な説明】
第１Ａ図は従来のメモリセルの断面図、第１Ｂ
図は第１Ａ図のセルの駆動容量の説明図、第２Ａ
図はゲート絶縁層の残部よりも薄いゲート絶縁層
の部分２１５Ｆを使用したトンネル消去部を設け
た場合又は設けない場合のフローテイングゲート
とドレインとの間に容量Cd2を有する本発明のメ
モリセルの断面図、第２Ｂ図は第２Ａ図のセルの
駆動容量の説明図（容量Ct2はトンネル消去実施
例の場合にのみ存在する）、第３Ａ図は第２図に
示した増加した駆動を有するフローテイングゲー
トの単一拡散領域実施例で構成した３つのセルを
示した断面図（トンネル消去部を設けても設けな
くとも良い）、第３Ｂ図は第３Ａ図に示した単一
拡散領域実施例の３×３アレイを示した平面図、
第４図は本発明装置と従来装置とに対しフローテ
イングゲート上の電圧と比Cd／Ccとの関係を示
したグラフ（Cdはドレイン対フローテイングゲ
ート容量でCcは制御ゲート対フローテイングゲ
ート容量）、第５Ａ図乃至第５Ｇ図は本発明の高
集積度アレイを製造するプロセスを示した説明
図、第６Ａ，６Ｂ図は本発明の高密度アレイを形
成する第２の製造プロセスの順序における最初の
数ステツプを示した断面図、第６Ｃ図は第２の製
造プロセスで製造したEEPROM装置の断面図、
第７図はＮ型基板内のＰウエル内に形成した完成
した構成を示す断面図である。 （符号の説明）、２１４Ｃ：制御ゲート、２１
４Ｆ：フローテイングゲート、２１８：チヤンネ
ル。

Claims (1)

  1. 【特許請求の範囲】 １ 互いに離隔した複数個のソース／ドレイン領
    域、前記ソース／ドレイン領域の上方でそれに対
    してほぼ直交して延在し互いに離隔した複数個の
    制御ゲート、及び前記制御ゲートの下側に配設さ
    れた複数個のフローテイングゲートを有する不揮
    発性半導体メモリ装置において、一対の隣接する
    ソース／ドレイン領域と一対の隣接する制御ゲー
    トによつて囲まれた領域によつてフイールドが画
    定されており、前記フイールド内の一部のみにお
    いて且つ前記一対の隣接するソース／ドレイン領
    域の一方にのみ直接的に接触すると共に前記制御
    ゲートを形成する導電層の端部に整合してチヤン
    ネルドープ領域が形成されていることを特徴とす
    る不揮発性半導体メモリ装置。 ２ 半導体物質に形成された不揮発性半導体メモ
    リ装置で、前記半導体物質の上面の一部に隣接し
    てメモリセル及びアクセス回路が形成されており
    且つそれに隣接しメモリセル及びアクセス回路が
    形成されていないこの上面の部分は本装置のフイ
    ールドを有している不揮発性半導体メモリ装置に
    おいて、前記半導体物質内に形成して複数個のソ
    ース・ドレイン領域を設け、その際にソース領域
    とドレイン領域とそれらの間のチヤンネル領域と
    でメモリセルを形成し、各メモリセルは、前記チ
    ヤンネル領域の一部の上方にゲート絶縁層で絶縁
    して位置させると共に前記ドレイン領域の一部の
    上方に絶縁して位置させたフローテイングゲート
    と、前記フローテイングゲート及び該フローテイ
    ングゲートで被覆されていない前記チヤンネル領
    域部分の両方の上方に絶縁して延在された制御ゲ
    ートを有し、又前記半導体物質の不純物と同じ導
    電型の不純物で本装置の前記フイールドをより高
    いドーピング濃度とし、尚このより高いドーピン
    グ濃度は隣接する制御ゲート及び導電性物質から
    なり各細条部が個々のフローテイングゲートにエ
    ツチングされる前にフローテイングゲートが形成
    されるべき隣接する細条部で囲まれた本装置のフ
    イールド部分に形成し、本装置のフイールド全体
    により高いドーピング濃度を形成した場合の接合
    容量と比較してソース・ドレイン領域とチヤンネ
    ル領域及びフイールドとの間の接合容量を実質的
    に減少させることを特徴とする不揮発性半導体メ
    モリ装置。 ３ 上記第２項において、前記半導体物質内の不
    純物よりも高いドーピング濃度を有する前記フイ
    ールド内の不純物はボロンであることを特徴とす
    る不揮発性半導体メモリ装置。 ４ 上記第３項において、前記ボロンは約１×
    1013乃至５×1013原子数／cm2の範囲内にあること
    を特徴とする不揮発性半導体メモリ装置。 ５ 上記第２項において、選定した数のソース・
    ドレイン領域の各々は、１つのメモリセルのソー
    スとして機能し且つ別のメモリセルのドレインと
    して機能することを特徴とする不揮発性半導体メ
    モリ装置。 ６ 上記第２項において、各ソース・ドレイン領
    域と前記チヤンネル領域及び本装置のフイールド
    との間の接合容量は、本装置のフイールド全体に
    わたつて前記より高いドーピング濃度を形成した
    場合の接合容量と比較して約半分に減少されてい
    ることを特徴とする不揮発性半導体メモリ装置。 ７ 上記第２項において、前記半導体物質内の不
    純物よりも高いドーピング濃度を有する前記フイ
    ールド内の不純物が1012乃至1013不純物原子数／
    cm2の表面濃度に形成されていることを特徴とする
    不揮発性半導体メモリ装置。 ８ 上記第２項において、前記制御ゲートは、二
    酸化シリコン層及び窒化シリコン層を有する絶縁
    層によつて、前記フローテイングゲート及び該フ
    ローテイングゲートで被覆されていないチヤンネ
    ル領域部分から絶縁されていることを特徴とする
    不揮発性半導体メモリ装置。 ９ 上記第８項において、前記二酸化シリコンは
    約50乃至500Åの間の厚さを有し、前記窒化シリ
    コンは約100乃至800Åの間の厚さを有することを
    特徴とする不揮発性半導体メモリ装置。 １０ 上記第２項において、前記フローテイング
    ゲートと前記チヤンネル領域の一部との間の前記
    ゲート絶縁層は前記フローテイングゲートで重畳
    された前記チヤンネルの領域上に選択的に薄くし
    た領域を有することを特徴とする不揮発性半導体
    メモリ装置。 １１ 上記第１０項において、前記ゲート絶縁層
    の選択的に薄くした領域は約50乃至250Åの間の
    厚さを有し、前記ゲート絶縁層は二酸化シリコン
    及び窒化シリコンからなる絶縁体の群から選定さ
    れることを特徴とする不揮発性半導体メモリ装
    置。 １２ 上記第２項において、前記メモリセルをＮ
    型基板内にボロンを選択拡散して形成したＰウエ
    ル内に形成したことを特徴とする不揮発性半導体
    メモリ装置。 １３ 上記第１２項において、前記Ｐウエルは１
    ×1015乃至１×1017cm-3の範囲内にＰ型でドープ
    されており、前記Ｎ型基板は３×1014乃至１×
    1017cm-3の範囲内にドープされていることを特徴
    とする不揮発性半導体メモリ装置。 １４ 複数個の細条部状ソース・ドレイン領域を
    有し、隣接するソース・ドレイン領域間のフイー
    ルド内にチヤンネルストツパを形成した不揮発性
    半導体メモリの製造方法において、前記ソース・
    ドレイン領域の上方でそれに対して略直交する方
    向に延在する互いに離隔された複数個の導電性細
    条部に自己整合させて不純物を注入することによ
    り各チヤンネルストツパ領域を対応する１つのソ
    ース・ドレイン領域にのみ直接接触させて形成す
    るステツプを有し、その際に各チヤンネルストツ
    パ領域とそれに対応する一対のソース・ドレイン
    領域との間の接合容量を減少させることを特徴と
    する不揮発性半導体メモリの製造方法。 １５ シリコン基板上にマスキング酸化物層を選
    定厚さに形成し、前記酸化物層に長尺細条部の形
    状で下層基板に達する窓を穿設し、前記窓を介し
    て前記基板内に選定不純物を導入して複数個のソ
    ース・ドレイン領域を形成し、前記窓内における
    前記基板を選定厚さに酸化させて後のステツプで
    使用する為にシリコンに段部を形成し、前記基板
    から全ての酸化部を除去し、前記ソース・ドレイ
    ン領域上において1500Å未満の厚さを持つており
    選定厚さのゲート絶縁層を前記基板の表面上に形
    成し、前記ゲート絶縁層上に選定厚さのポリシリ
    コンを形成し、前記ポリシリコンを選定不純物で
    選定導電型にドープし、前記ドープしたポリシリ
    コンを複数個の細条部に形成し、その際に、各細
    条部は唯一の対応するソース・ドレイン領域に並
    設された該領域の一部の直接上方に延在すると共
    に該ソース・ドレイン領域に隣接した半導体基板
    の一部の上方にも延在する如くなし、各ポリシリ
    コン細条部の露出表面上に選定厚さの絶縁層を形
    成し、前記絶縁層上に選定厚さの第２導電層を形
    成し、前記ソース・ドレイン領域と並設して前に
    形成したポリシリコン細条部と実質的に直交する
    第２複数個の細条部を前記第２導電層から形成
    し、前記第１複数個の細条部又は前記第２複数個
    の細条部によつて被覆されていない前記半導体基
    板の部分に前記選択不純物と反対の導電型の選択
    不純物を注入して本構成体のフイールドにチヤン
    ネルストツプ領域を形成し、前記第２複数個の細
    条部下側に位置することのない前記第１複数個の
    細条部の部分を除去して前記ドープしたポリシリ
    コンの分離領域を形成し、その場合前記各分離領
    域は唯一対応するソース・ドレイン領域の一部の
    上側に存在し且つ又前記同一のソース・ドレイン
    領域に最も近いチヤンネル領域の一部の上側に存
    在しているが次の隣接するソース・ドレイン領域
    へ迄延在することのないフローテイングゲートで
    あつて、前記半導体装置の全表面に渡つて厚い分
    離絶縁層を形成すると共に前記ソース・ドレイン
    領域へ周期的に貫通導体をエツチングし、各唯一
    対応するソース・ドレイン領域の直上で且つ基本
    的に並行に延在するメタル導体と前記貫通導体を
    介して前記ソース・ドレイン領域をコンタクトさ
    せる、上記各ステツプを有することを特徴とする
    不揮発性半導体装置の製造方法。 １６ 上記第１５項において、本装置のフイール
    ド内の前記不純物は、約１×1013乃至５×1013原
    子数／cm2の表面濃度にボロンを注入することによ
    つて形成することを特徴とする不揮発性半導体装
    置の製造方法。 １７ 上記第１５項において、前記第１複数個の
    細条部はポリシリコンであり、前記第２複数個の
    細条部もポリシリコンであることを特徴とする不
    揮発性半導体装置の製造方法。 １８ 上記第１５項において、本装置の前記フイ
    ールド内に注入される前記不純物は前記第１及び
    第２ポリシリコン層の補完領域に自動的に自己整
    合され、ドレイン及びゲート電極に印加される高
    書込電圧でフイールド反転が発生することを防止
    し、又各フローテイングゲートのチヤンネル領域
    端部でチヤンネルドーピングを向上させて書込効
    率を向上させたことを特徴とする不揮発性半導体
    装置の製造方法。 １９ 上記第１５項において、各ポリシリコン細
    条部の露出表面上に選定厚さの絶縁層を形成する
    前記ステツプで、本構成体を酸化して各ポリシリ
    コン細条部の露出表面上に選定厚さの酸化物層を
    形成することを特徴とする不揮発性半導体装置の
    製造方法。 ２０ 上記第１５項において、各ポリシリコン細
    条部の露出表面上に選定厚さの絶縁層を形成する
    前記ステツプで、本構成体を酸化して各ポリシリ
    コン細条部の露出表面上に選定厚さの酸化部を形
    成し、かく形成した酸化物層上に選定厚さの窒化
    シリコン層を形成することを特徴とする不揮発性
    半導体装置の製造方法。 ２１ 上記第１５項において、前記メモリセルを
    Ｎ型基板内にボロンを選択拡散させて形成したＰ
    ウエル内に形成することを特徴とする不揮発性半
    導体装置の製造方法。 ２２ 第１導電型のシリコン基板上にマスキング
    酸化物層を選定厚さに形成し、前記酸化物層に長
    尺細条形状を有し下層基板に達する窓を穿設し、
    前記窓を介して前記基板内に前記第１導電型と反
    対の第２導電型の第１選定不純物を導入して複数
    個のソース・ドレイン領域を形成し、前記窓内で
    前記基板を選定厚さに酸化させて後のステツプで
    使用する為にシリコン段部を形成し、前記基板か
    ら全ての酸化物を除去し、前記基板の表面上に選
    定厚さのゲート酸化物層を形成し、前記ゲート酸
    化物は前記ソース・ドレイン領域上方で1500Å未
    満の厚さであり、前記ゲート酸化物層上に選定厚
    さのポリシリコンを形成し、前記ポリシリコンを
    選定不純物で選定導電型にドープし、前記ドープ
    したポリシリコンを複数個の第１細条部に形成
    し、その際各細条部は唯一の対応するソース・ド
    レイン領域に並設され該領域の一部の直接上方に
    延在すると共に該ソース・ドレイン領域に隣接し
    た半導体基板の一部上方にも存在する如くなし、
    その結果得られた構成体を酸化して各ポリシリコ
    ン細条部の露出表面上に選定厚さの酸化物層を形
    成し、第２導電層を選定厚さに形成し、前記ソー
    ス・ドレイン領域と並設して前に形成した第１複
    数個の細条部と実質的に直交する第２複数個の細
    条部を前記第２導電層から形成し、前記第２複数
    個の細条部の下側に位置することのない前記第１
    複数個の細条部の部分を除去して前記ドープした
    ポリシリコンの分離領域を形成し、その場合に前
    記各分離領域は唯一対応するソース・ドレイン領
    域の一部の上側に存在し且つ又前記同一のソー
    ス・ドレイン領域に最も近接したチヤンネル領域
    の一部の上側に存在するが次の隣接するソース・
    ドレイン領域へ完全に延在することはないフロー
    テイングゲートであつて、前記第１複数個の細条
    部の残存部分によつて被覆されていない前記半導
    体基板の部分内に第１導電型の第２選定不純物を
    注入してフイールド内にチヤンネルストツプ領域
    を形成し、前記半導体装置の全表面上に厚い分離
    絶縁層を形成し、前記ソース・ドレイン領域へ周
    期的に貫通導体をエツチング形成し、前記ソー
    ス・ドレイン領域を前記貫通導体を介してメタル
    導体とコンタクトさせ、その場合に各メタル導体
    は前記ソース・ドレイン領域の唯一対応する１つ
    の直接上方で且つ基本的にそれと並行に延在して
    いる、上記各ステツプを有することを特徴とする
    不揮発性半導体装置の製造方法。 ２３ 上記第２２項において、本装置のフイール
    ド内の前記不純物は、約１×1013乃至５×1013原
    子数／cm2の表面濃度にボロンを注入して形成する
    ことを特徴とする不揮発性半導体装置の製造方
    法。 ２４ 上記第２２項において、本装置の前記フイ
    ールド内に注入される前記不純物は前記第１複数
    個の細条部の補完領域に自動的に自己整合され、
    ドレイン及びゲート電極に印加される高書込電圧
    でフイールド反転が発生することを防止し、又各
    フローテイングゲート下方のチヤンネル領域端部
    でチヤンネルドーピングを向上させて各メモリセ
    ルの書込効率を向上させたことを特徴とする不揮
    発性半導体装置の製造方法。 ２５ 上記第２２項において、Ｎ型基板内にボロ
    ンを選択拡散させて形成したＰウエル内に前記メ
    モリセルを形成したことを特徴とする不揮発性半
    導体装置の製造方法。 ２６ 複数個の細条形状をしたソース・ドレイン
    領域が設けられており、隣接するソース・ドレイ
    ン領域のフイールドにチヤンネルストツパが形成
    されており、前記ソース・ドレイン領域に実質的
    に直交した制御ゲート及びフローテイングゲート
    として機能する複数個の導電性細条部が形成され
    た不揮発性メモリの製造方法において、制御ゲー
    トとして機能すべき複数個の導電性細条部を形成
    した後に前記導電性細条部に自己整合させ且つ各
    一対のソース・ドレイン領域に直接接触して各チ
    ヤンネルストツパ領域を形成し、ドレイン及びゲ
    ート電極に印加させる高書込電圧でフイールド反
    転が発生することを防止し、且つ隣接するゲート
    下方のチヤンネル領域端部でチヤンネルドーピン
    グを向上させて各メモリセルの書込効率を向上さ
    せることを特徴とする不揮発性半導体メモリの製
    造方法。 ２７ 各トランジスタがソースと、ドレインと、
    チヤンネル領域とを持つた複数個のMOSトラン
    ジスタを具備する不揮発性半導体集積回路の製造
    方法において、第１導電型のシリコン基板上のマ
    スキング用二酸化シリコン薄層の上にマスキング
    用窒化シリコンを形成し、前記窒化シリコン及び
    二酸化シリコンに長尺細条形状を有し下層基板に
    達する窓を開口し、前記窓を介して前記基板内に
    前記第１導電型と反対の第２導電型の第１選定不
    純物を導入して複数個のソース・ドレイン領域を
    形成し、前記窓によつて露出されている前記基板
    の部分を選定厚さへ酸化して前記ソース・ドレイ
    ン領域上方に位置し後に形成されるべきフローテ
    イングゲートの部分の下側に位置させてゲート絶
    縁層を形成し、前記マスキング用窒化シリコンを
    除去し且つ短い酸化物エツチングを行なつて前記
    薄いマスキング二酸化シリコンのみを除去して前
    記トランジスタのチヤンネル領域を有する前記シ
    リコン基板の部分を露出させ一方前記ソース・ド
    レイン領域上方に成長された前記ゲート絶縁層の
    実質的に殆どをエツチングされないままとし、前
    のステツプで露出されたチヤンネル領域上に選定
    厚さのゲート絶縁層を形成し且つ前記ソース・ド
    レイン領域上方に付加的なゲート絶縁層を形成
    し、前記ゲート絶縁層は前記ソース・ドレイン領
    域上方の1500Å未満の厚さを持つており、前記ゲ
    ート絶縁層上に選定厚さにポリシリコンを形成
    し、前記ポリシリコンを選定不純物で選定導電型
    へドープし、前記ドープしたポリシリコンを第１
    複数個の細条部に形成し、各細条部は唯一対応す
    るソース・ドレイン領域の一部の直接上方で且つ
    それと並行であり且つ前記ソース・ドレイン領域
    に隣接する半導体基板の一部の上側にも存在して
    おり、各ポリシリコン細条部の露出表面上に選定
    厚さの絶縁層を形成し、前記絶縁層上に第２導電
    層を選定厚さに形成し、前記第２導電層から前記
    ソース・ドレイン領域に並行に且つ以前に形成し
    た第１複数個のポリシリコン細条部に実質的に直
    交させて第２複数個の細条部を形成し、前記第１
    複数個の細条部又は前記第２複数個の細条部によ
    つて被覆されていない前記半導体基板の部分内に
    前記第１導電型の第２選定不純物を注入してその
    際にフイールド内にチヤンネルストツプ領域を形
    成し、前記第２複数個の細条部下側でない前記第
    １複数個の細条部の部分を除去して前記ドープし
    たポリシリコンの分離領域を形成し、その場合に
    前記各分離領域は唯一の対応するソース・ドレイ
    ン領域の一部の上側に存在し且つ又前記同一のソ
    ース・ドレイン領域に最も近いチヤンネル領域の
    一部の上側に存在するが次の隣接するソース・ド
    レイン領域へ完全に延在することのないフローテ
    イングゲートであつて、前記半導体装置の全表面
    上に厚い分離絶縁層を形成し、前記分離絶縁層を
    介して前記ソース・ドレイン領域へ周期的に貫通
    導体をエツチング形成し、前記貫通導体を介して
    前記ソース・ドレイン領域をメタル導体とコンタ
    クトさせ、その場合に各メタル導体が前記ソー
    ス・ドレイン領域の唯一対応する１つの直接上方
    で且つ基本的にそれに並行に延在する、上記各ス
    テツプを有することを特徴とする不揮発性半導体
    集積回路を製造する方法。 ２８ 上記第２７項において、前記ソース・ドレ
    イン領域上の前記ゲート絶縁層は250乃至6000Å
    の厚さを有する熱酸化成長させて二酸化シリコン
    から形成したことを特徴とする不揮発性集積回路
    の製造方法。 ２９ 上記第２７項において、前記チヤンネル領
    域上の前記ゲート絶縁層は約50乃至500Åの厚さ
    を有し、前記ゲート絶縁層は二酸化シリコン及び
    窒化シリコンを有する絶縁体の群から選択して構
    成することを特徴とする不揮発性集積回路の製造
    方法。 ３０ 上記第２７項において、前記チヤンネル上
    の前記ゲート絶縁層の部分は全側面が厚手の熱酸
    化膜が囲まれており、前記チヤンネル領域上の前
    記ゲート絶縁層の部分への電子的トンネル動作を
    抑制することを特徴とする不揮発性集積回路の製
    造方法。 ３１ 各トランジスタがソースと、ドレインと、
    チヤンネル領域とを持つた複数個のMOSトラン
    ジスタを具備する不揮発性半導体集積回路を製造
    する方法において、第１導電型のシリコン基板上
    にマスキング用二酸化シリコンの薄い層の上部に
    マスキング用窒化シリコンを形成し、前記窒化シ
    リコン及び二酸化シリコンに長尺細条形状を有し
    下層基板に達する窓を開口し、前記窓を介して前
    記基板内に前記第１導電型の反対の第２導電型の
    選定不純物を導入して複数個のソース・ドレイン
    領域を形成し、前記窓によつて露出された前記基
    板の部分を選定厚さに酸化させて前記ソース・ド
    レイン領域上方に位置し後に形成すべきフローテ
    イングゲートの部分の下側に位置させてゲート絶
    縁層を形成し、前記マスキング用窒化シリコンを
    除去し且つ短い酸化物エツチングを行なつて前記
    薄いマスキング用二酸化シリコンのみを除去し一
    方前記ソース・ドレイン領域上に成長させた前記
    ゲート絶縁層の実質的に殆どをエツチングさせず
    におき、前のステツプにおいて露出されたチヤン
    ネル領域上方に選定厚さのゲート絶縁層を形成し
    且つ前記ソース・ドレイン領域上に付加的なゲー
    ト絶縁層を形成し、前記ゲート絶縁層は前記ソー
    ス・ドレイン領域上方に1500Å未満の厚さを持つ
    ており、前記ゲート酸化物の上に選定厚さにポリ
    シリコンを形成し、前記ポリシリコンを選定不純
    物で選定導電型へドープし、前記ドープしたポリ
    シリコンを第１複数個の細条部へ形成し、各細条
    部は唯一対応するソース・ドレイン領域の一部の
    直接上方で且つそれに対して並行であり且つ又前
    記ソース・ドレイン領域に隣接して前記半導体基
    板の一部の上側に存在しており、その結果得られ
    る構成体を酸化してポリシリコンの各細条部の露
    出表面上に選定厚さの酸化物層を設け、第２導電
    層を選定厚さに形成し、前記第２導電層から前記
    ソース・ドレイン領域に並行に且つ以前に形成し
    た第１複数個の細条部に実質的に直交させて第２
    複数個の細条部を形成し、前記第２複数個の細条
    部の下側に位置することのない前記第１複数個の
    細条部の部分を除去して前記ドープしたポリシリ
    コンの分離領域を形成し、その場合に前記各分離
    領域は唯一の対応するソース・ドレイン領域の一
    部の上側に存在し且つ又前記同一のソース・ドレ
    イン領域に最も近いチヤンネル領域の部分の上側
    に存在しているが次の隣接するソース・ドレイン
    領域へ完全に延在することがないフローテイング
    ゲートであつて、前記第１複数個の細条部によつ
    て被覆されていない前記半導体基板の部分内に前
    記第１導電型の第２選定不純物を注入してその際
    に本構成体のフイールド内にチヤンネルストツプ
    領域を形成し、前記半導体装置の全表面上に薄い
    分離絶縁層を形成し、前記分離絶縁層を介して周
    期的に前記ソース・ドレイン領域へ貫通導体をエ
    ツチング形成し、前記ソース・ドレイン領域を前
    記貫通導体を介してメタル導体へコンタクトさ
    せ、その場合に各メタル導体は前記ソース・ドレ
    イン領域の唯一対応する１つの直上で基本的にそ
    れと並行に延在している、上記各ステツプを有す
    ることを特徴とする不揮発性半導体集積回路の製
    造方法。 ３２ 上記３１項において、前記ソース・ドレイ
    ン領域上の前記ゲート絶縁層は250乃至6000Åの
    範囲の厚さを有する熱酸化により形成された二酸
    化シリコンを有することを特徴とする不揮発性半
    導体集積回路の製造方法。 ３３ 上記第３１項において、前記チヤンネル領
    域上の前記ゲート絶縁層は約50乃至500Åの厚さ
    を有し、前記ゲート絶縁層は二酸化シリコン及び
    窒化シリコンを有する絶縁体の群から選択して構
    成することを特徴とする不揮発性半導体集積回路
    の製造方法。 ３４ 上記第３１項において、前記チヤンネル上
    の前記ゲート絶縁層の部分は全側面が厚手の熱酸
    化膜で囲まれており、前記チヤンネル領域上の前
    記ゲート絶縁層の部分への電子的トンネル動作を
    抑制することを特徴とする不揮発性半導体集積回
    路の製造方法。
JP56109538A 1980-09-08 1981-07-15 High efficiency non-volatile eprom and eeprom Granted JPS5750476A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/184,739 US4409723A (en) 1980-04-07 1980-09-08 Method of forming non-volatile EPROM and EEPROM with increased efficiency

Publications (2)

Publication Number Publication Date
JPS5750476A JPS5750476A (en) 1982-03-24
JPH0130315B2 true JPH0130315B2 (ja) 1989-06-19

Family

ID=22678138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56109538A Granted JPS5750476A (en) 1980-09-08 1981-07-15 High efficiency non-volatile eprom and eeprom

Country Status (3)

Country Link
US (1) US4409723A (ja)
JP (1) JPS5750476A (ja)
DE (1) DE3117719A1 (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577162A (en) * 1980-06-17 1982-01-14 Toshiba Corp Nonvolatile semiconductor memory and manufacture therefor
JPS5857750A (ja) * 1981-10-01 1983-04-06 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
JPS5963763A (ja) * 1982-10-05 1984-04-11 Fujitsu Ltd 半導体装置の製造方法
US4697330A (en) * 1983-02-23 1987-10-06 Texas Instruments Incorporated Floating gate memory process with improved dielectric
US4949154A (en) * 1983-02-23 1990-08-14 Texas Instruments, Incorporated Thin dielectrics over polysilicon
USRE34535E (en) * 1983-02-23 1994-02-08 Texas Instruments Incorporated Floating gate memory with improved dielectric
JPS6038799A (ja) * 1983-08-11 1985-02-28 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ用読み出し回路
US4517731A (en) * 1983-09-29 1985-05-21 Fairchild Camera & Instrument Corporation Double polysilicon process for fabricating CMOS integrated circuits
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
JPS60148168A (ja) * 1984-01-13 1985-08-05 Seiko Instr & Electronics Ltd 半導体不揮発性メモリ
US4639893A (en) * 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
EP0164605B1 (en) * 1984-05-17 1990-02-28 Kabushiki Kaisha Toshiba Method of manufacturing nonvolatile semiconductor eeprom device
JPS6160997A (ja) * 1984-08-30 1986-03-28 石川島播磨重工業株式会社 シ−ルド掘削工法における細粒土の分級方法及び装置
IT1213218B (it) * 1984-09-25 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto.
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US4824795A (en) * 1985-12-19 1989-04-25 Siliconix Incorporated Method for obtaining regions of dielectrically isolated single crystal silicon
US4735919A (en) * 1986-04-15 1988-04-05 General Electric Company Method of making a floating gate memory cell
US4783766A (en) * 1986-05-30 1988-11-08 Seeq Technology, Inc. Block electrically erasable EEPROM
IT1191561B (it) * 1986-06-03 1988-03-23 Sgs Microelettrica Spa Dispositivo di memoria non labile a semiconduttore con porta non connessa (floating gate) alterabile elettricamente
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
US5034786A (en) * 1986-08-29 1991-07-23 Waferscale Integration, Inc. Opaque cover for preventing erasure of an EPROM
US4758869A (en) * 1986-08-29 1988-07-19 Waferscale Integration, Inc. Nonvolatile floating gate transistor structure
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
US4905062A (en) * 1987-11-19 1990-02-27 Texas Instruments Incorporated Planar famos transistor with trench isolation
US5014097A (en) * 1987-12-24 1991-05-07 Waferscale Integration, Inc. On-chip high voltage generator and regulator in an integrated circuit
US4858185A (en) * 1988-01-28 1989-08-15 National Semiconductor Corporation Zero power, electrically alterable, nonvolatile latch
EP0326879B1 (en) * 1988-02-05 1995-04-05 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory
DE68922004T2 (de) * 1988-02-05 1995-10-12 Texas Instruments Inc Elektrisch löschbare und programmierbare Nur-Lesespeicherzelle.
US4998220A (en) * 1988-05-03 1991-03-05 Waferscale Integration, Inc. EEPROM with improved erase structure
US5445980A (en) 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US5268318A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
FR2634318B1 (fr) * 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
US4958321A (en) * 1988-09-22 1990-09-18 Advanced Micro Devices, Inc. One transistor flash EPROM cell
US5016216A (en) * 1988-10-17 1991-05-14 Waferscale Integration, Inc. Decoder for a floating gate memory
JPH03209728A (ja) * 1989-10-11 1991-09-12 Mitsubishi Electric Corp 半導体装置
US5036378A (en) * 1989-11-01 1991-07-30 At&T Bell Laboratories Memory device
KR100257661B1 (ko) * 1991-01-17 2000-06-01 윌리엄 비. 켐플러 불휘발성 메모리 셀 구조물 및 그 형성 방법
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
JP3008812B2 (ja) * 1995-03-22 2000-02-14 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
KR100475719B1 (ko) * 1997-06-30 2005-07-07 주식회사 하이닉스반도체 반도체장치의게이트전극
FR2769747B1 (fr) * 1997-10-15 2001-10-05 Sgs Thomson Microelectronics Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel
DE69940737D1 (de) * 1998-06-30 2009-05-28 Sharp Kk Verfahren zur herstellung einer halbleiteranordnung
JP2001093996A (ja) * 1999-09-27 2001-04-06 Toshiba Corp 半導体装置の製造方法
US6384448B1 (en) 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
US6249460B1 (en) * 2000-02-28 2001-06-19 Micron Technology, Inc. Dynamic flash memory cells with ultrathin tunnel oxides
US6639835B2 (en) 2000-02-29 2003-10-28 Micron Technology, Inc. Static NVRAM with ultra thin tunnel oxides
US7064034B2 (en) * 2002-07-02 2006-06-20 Sandisk Corporation Technique for fabricating logic elements using multiple gate layers
US7015111B2 (en) * 2003-10-28 2006-03-21 Micron Technology, Inc. Use of selective oxidation to form asymmetrical oxide features during the manufacture of a semiconductor device
US7057931B2 (en) * 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
JP2006344809A (ja) * 2005-06-09 2006-12-21 Toshiba Corp 半導体装置及びその製造方法
US7374996B2 (en) * 2005-11-14 2008-05-20 Charles Kuo Structured, electrically-formed floating gate for flash memories

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE7907193L (sv) * 1978-09-28 1980-03-29 Rca Corp Bestendigt minne
US4342099A (en) * 1979-06-18 1982-07-27 Texas Instruments Incorporated Electrically erasable programmable MNOS read only memory
US4267632A (en) * 1979-10-19 1981-05-19 Intel Corporation Process for fabricating a high density electrically programmable memory array
US4328565A (en) * 1980-04-07 1982-05-04 Eliyahou Harari Non-volatile eprom with increased efficiency

Also Published As

Publication number Publication date
DE3117719A1 (de) 1982-04-01
DE3117719C2 (ja) 1988-04-28
US4409723A (en) 1983-10-18
JPS5750476A (en) 1982-03-24

Similar Documents

Publication Publication Date Title
US4409723A (en) Method of forming non-volatile EPROM and EEPROM with increased efficiency
US4328565A (en) Non-volatile eprom with increased efficiency
JP2631186B2 (ja) メモリー装置
KR940006094B1 (ko) 불휘발성 반도체 기억장치 및 그 제조방법
KR100274491B1 (ko) 스페이서 플래쉬 셀 공정
US7157773B2 (en) Nonvolatile semiconductor memory device
US5349221A (en) Semiconductor memory device and method of reading out information for the same
US5150179A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
US5029130A (en) Single transistor non-valatile electrically alterable semiconductor memory device
US4561004A (en) High density, electrically erasable, floating gate memory cell
US5278087A (en) Method of making a single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5173436A (en) Method of manufacturing an EEPROM with trench-isolated bitlines
US4404577A (en) Electrically alterable read only memory cell
US5444279A (en) Floating gate memory device having discontinuous gate oxide thickness over the channel region
US4783766A (en) Block electrically erasable EEPROM
US4361847A (en) Non-volatile EPROM with enhanced drain overlap for increased efficiency
US4972371A (en) Semiconductor memory device
JPS62291180A (ja) 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス
US5340760A (en) Method of manufacturing EEPROM memory device
US5051795A (en) EEPROM with trench-isolated bitlines
US5604150A (en) Channel-stop process for use with thick-field isolation regions in triple-well structures
KR100346021B1 (ko) 불휘발성반도체메모리
JPH10189920A (ja) 不揮発性半導体記憶装置及びその製造方法
US5461249A (en) Nonvolatile semiconductor memory device and manufacturing method therefor
US6025229A (en) Method of fabricating split-gate source side injection flash memory array