JPS6038799A - 半導体不揮発性メモリ用読み出し回路 - Google Patents

半導体不揮発性メモリ用読み出し回路

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JPS6038799A
JPS6038799A JP58147105A JP14710583A JPS6038799A JP S6038799 A JPS6038799 A JP S6038799A JP 58147105 A JP58147105 A JP 58147105A JP 14710583 A JP14710583 A JP 14710583A JP S6038799 A JPS6038799 A JP S6038799A
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voltage
gate electrode
floating gate
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JP58147105A
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Yutaka Hayashi
豊 林
Masaaki Kamiya
昌明 神谷
Yoshikazu Kojima
芳和 小島
Kojiro Tanaka
小次郎 田中
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Seiko Instruments Inc
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Seiko Instruments Inc
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Publication date
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は選択ゲートと浮遊ゲートの２つのチャンネルが
直列に接続され、かつ浮遊ゲート電極の制御ゲートがド
レインを兼ている半導体不揮発注メモリ用読み出し回路
に関する。
従来前記した不揮発性メモリの読み出しは、メモリの導
通・非導通を検出する方法によって行なうのではなく、
不揮発注メモリの導通状態のわずかな変化を検出する方
法によって行なわれていたつ従ってセンスア／ブの回路
構成が複雑になる欠点を有していた。以下第１図から第
４図を用いて従来の読み出しについてさらに詳しく述べ
る。
第１図は本発明で使用する不揮発性メモリの基本構成１
（）↑面図である。Ｐ型基板１中に設けられたｌｌ型の
ソース領域２とドレイン領域３が、選択ゲート電極７及
ｒγ浮遊ゲート′ｉ！ｉ極６により選択ゲート絶縁膜４
及び浮遊ゲート絶縁膜５を介して制御される２つのチャ
ンネルで直列に結合された構成となっている。浮遊ゲー
ト電極６は絶縁膜９を介してドレイン領域３上に壕で延
長されておりドレイン領域乙が浮遊ゲート電極乙の電位
を制御する制ｉｉｉ’ｌｌゲートの役割も兼ねている。
第２図に第１図の不揮発性メモリのシンボル図を示す。
第３図に従来の読み出し回路の実施例の回路図を示す。
不揮発性メモリの選択ゲートに電圧ＶＧＳを引加して選
択ゲート下のチャンネルを導通させ、ＰチャンネルＭＯ
８）ランジスタ１１を不揮発性メモリ１２のドレインで
駆動し、メモリ１２のドレイン電圧を読み出し電圧Ｖｏ
ｕｔとして＊Ｖ出す回路である。第４図に第３図の読み
出し回路の動作特性図を示す。不揮発性メモリ１２のド
レイン電流はドレイン電圧すなわちｉＪトみ出し電圧Ｖ
ｏｕｔに対して第４１スの曲？１尿２１あるいは曲線２
２のような特性を示す。実線の曲線２１は浮遊ゲート電
極に電子が帯電しておらず、ドレイン電圧がＯｖの時に
も浮遊ゲート下にチャンネルが形成されている場合のド
レイン電流特性を示しており、破線の曲線２２に浮遊ゲ
ート電極に電子が帯電していてドレイン電圧がＯｖＯ時
には浮遊ゲート電極下にチャンネルが形成されていない
場合のドレイン電流％注を示している。曲線２’１，２
２１’！ドレイン電流の小さい領域では浮遊ゲートの電
圧がドレイン電圧Ｖｏｕｔとともに増加しているため急
速な立ち上りを示すが、ドレイン電流が大きくなると選
択ゲートの飽和電流により電流が制限されるため飽和し
てくる。曲線２６は第３図のＰチャンネルＭＯ８）ラン
ジスタ１１の負荷特注である。読み出し電圧ｖｏｕｔは
曲線２１あるいは２２と負荷面＋＄２３との交点によっ
て与えられるので、不揮発性メモリの浮遊ゲート電極に
電子が帯電している場合と帯電していない場合の読み出
し電圧の違いは△Ｖｏｕｔで示された電圧である。ムＶ
ｏｕｔは浮遊ゲートの帯電址によるドレインから見た浮
遊ゲート成極下のしきい値電圧の変動にほぼ害°シ＜、
不揮発性メモリへの書き込みによるこのしきい値′電圧
の変動が小さい時には読み出し電圧の変化も小ζく、読
み出し電圧の変動ΔＶｏｕｔを検出するには精度の艮い
複償ｒなセンス了ンブを必要とする。
以上詳述したように従来の不揮発性メモリの読み出し回
路でに出力電圧の変動が小さく安定した′Ｉ洸み出しが
困難であった。
本発明は、上記のような欠点を克服するためになされた
ものであり、不＋１■発註メモリのしきい値の変化が小
さくとも大きな出力電圧の変動を取り出すことを可能と
する不揮発性メモリの読み出し回路を提供するものであ
る。
本発明の不揮発性メモリの読み出し回路についで第５図
と第６図を用いて詳細に説明する。
２゛ｎ５図は、本発明の読み出し回路の一実施例の回路
図を示す。第３図と同様１ｃＰチャンネルＭＯＳトラン
ジスタ１１を不揮発性メモリ１２が駆動する回路構成と
なっているが、不運光１生メモリ１２のドレイン側で駆
動するのではなく、ソース側で駆動する点が第３図と異
なっている。不揮発性メモリ１２のドレインは基板に対
し、接地あるいは一定電圧に保ち、選択ゲート電圧ｙｏ
ａにより選択ゲート下のチャンネルを導通させ、その時
のソース電圧を読み出し電圧Ｖｏｕｔとして検出する回
路（構成である。
第６図に第５図の読み出し回路の動作特性図を示す。
不揮発性メモリ１２のソース電流は出力電圧Ｖｏｕｔに
対して曲線２４あるいは２５のような特性を示す。浮遊
ゲート電極に電子が帯電しておらずドレイン電圧がＯｖ
の時に浮遊ゲート下にチャンネルが形成されていれば電
流が流れて実線の曲線２４のようなソース電流特性を示
す。−万浮遊ゲート電極に電子が帯電していてドレイン
電圧がＯｖの時にチャンネルの形成されないと電流は流
れることができず破線２５で示したソース電流特性を示
す。曲線２６ｕＰチヤンネルＭＯ８）ランジスタ１１の
負荷特性である。従って読み出し電圧Ｖｏｕｔは浮遊ゲ
ート電極の帯′亀状態によりほぼ電み目ｕＥＥＶＤＤの
変動を示す。即ち不揮発性メモリ１２の浮遊ゲートへの
電子の書き込みにより、不揮発性メモリ１２のドレイン
から見た浮遊ゲート？ｔｔ　４ｒｌｊ下のしきい１直が
デプレッションからエンハンスメント側に変化させるこ
とができれば、そのしきい値の変化が小さくとも大きな
読み出し電圧ＶＯＩλｔの変化を取り出すことができる
。従って簡単々センスアンプで読み出しが可能となる。
以上説明したように、本発明によれば、簡単なセンスア
ンプによる信頼性の高い不揮発註メモリの読み出しがで
き、高歩留りの不捌発注メモリを作ることが可能となる
。
本発明の説明［［、ｎチャンネルの不揮発注メモリに対
しＰチャンネルＭＯＳトランジスタを負荷とした読み出
し回路について説明したがｎチャンネルＭＯ８）ランジ
スタを負荷としても同様の効果を得ることができること
は言を待たない。
【図面の簡単な説明】
第１図は、本発明に使用する不揮発性メモリの構造断面
図、第２図は、第１図の不揮発性メモリのシンボル図、
第６図に、従来の読み出し回路の一実施例の回路図、第
４図は、第６図の回路の動作特性図、第５図は、本発明
の読み出し回路の一天施１＋！ｌの回路図、第６図は第
５図の動作特性図である。 １・・・Ｐ型シリコン基板 ２・・・ｎ型ソース領域 ５・・・ｎ型ドレイン領域 ４・・・選択ゲート絶縁膜 ５・・・浮遊ゲート絶縁膜 ６・・・浮遊ゲート電極 ７・・・選択ゲート電極 ８・・・ソース電極 ９．１０・・・絶縁膜 １１・・・ＰチャンネルＭＯ８）ランジスタ１２・・・
不揮発性メモリ 以　上 第１図。 第２１２１　追３図 ＶハＤ 第４図　第Ｓ図 も６図

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体基板と、前記半導体基板の一生茂面
    近傍に設けられる第１の領域と、前記第１の領域をはき
    んで前記−主表面近傍に設けられた前記半導体基板と異
    なる第２導電型の第２及び第６の領域と、前記第１の領
    域の表面に設けられ一部がそれぞれ前記第２の領−城及
    び第６の領域と限する第１及び第２のゲート絶縁膜と、
    前記第３の領域の表面上に設けられた第３の絶縁膜と、
    前記第１のゲート絶縁膜上に設けられた選択ゲート電極
    と、前記第２のゲート絶縁膜及び前記第６の絶縁膜上に
    設けられた浮遊ゲート電極とから成る半導体不揮発注メ
    モリを使用する読み出し回路において、前記第３領域を
    前記半導体基板に対して一定電位に保つと共に前記選択
    ゲート電極に前記第１ゲート絶縁膜下の前記第１領域表
    面を反転させる電圧を印加することにより電荷を前記第
    ２の領域に流入あるいは前記第２の領域から流出させ、
    その電流量により前記浮遊ゲート電極の帯電状態を読み
    出すことを特徴とする半導体不揮発注メモリ用読み出し
    回路。
JP58147105A 1983-08-11 1983-08-11 半導体不揮発性メモリ用読み出し回路 Granted JPS6038799A (ja)

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JP58147105A JPS6038799A (ja) 1983-08-11 1983-08-11 半導体不揮発性メモリ用読み出し回路
US06/633,863 US4943943A (en) 1983-08-11 1984-07-24 Read-out circuit for semiconductor nonvolatile memory

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JPS6038799A true JPS6038799A (ja) 1985-02-28
JPH0462159B2 JPH0462159B2 (ja) 1992-10-05

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US4943943A (en) 1990-07-24
JPH0462159B2 (ja) 1992-10-05

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