JPH01303536A - デジタル信号プロセッサの遊休時間のパーセンテージを測定する装置及び実時間デジタル信号処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １吐へＬｌ 本発明は、デジタル信号プロセッサのロード状況を測定
する構成に係わる。

日の１　　び コンピュータの有効な処理能力を測定することは、しば
しば必要となる。デジタル信号プロセッサ（例えばマイ
クロプロセッサ）は、実質的にあらゆる種類の電子装置
に普通に用いられるようになった。そのようなプロセッ
サは様々な機能の実現に用いられ得る。プロセッサの提
供する融通性はしばしばシステムの機能の拡大に、ある
いはそれらの機能を複雑なアルゴリズムを用いて実現す
ることに有利に利用される。

簡単な例として、通信システムの通話信号用帯域フィル
タの設計について検討する。演算増幅器、抵抗器及びコ
ンデンサを用いて構成されたアナログ帯域フィルタは、
費用効果がきわめて高く、かつ多くの用途に適当な性能
をもたらす設計の一例を示す、しかし、融通性及び性能
を高めるべくデジタルろ波技術をアナログ技術に替えて
選択することができよう、デジタルＰ波では、フィルタ
特性は増幅器、抵抗器及びコンデンサの値及び配列によ
ってではなく、デジタル信号プロセッサ（例えばマイク
ロプロセッサや、デジタル信号を処理し得る他の何等か
の装置）が実施するプログラム制御ステップによって決
定される。デジタルフィルタのろ波特性（例えば周波数
ロールオフ、“かど（ｃｏｒｎｅｒ）”周波数等）は、
プロセッサによって実行されるプログラムの変更によっ
て簡単に変更され得、このことはシステムに著しい融通
性を付加する。

普通、プロセッサの可能性を最大限に利用することが望
ましい。ｒ波に用いるのと同じプロセッサを、関連する
（更にはまた関連しない）他の諸機能の実現に用いるこ
ともできる。例えばプロセッサは、様々な用途のための
信号音の発生、システムの状態を知らせる情報の提供（
例えばインジケータの発光、英数字デイスプレィの駆動
）、ユーザコマンドの受信及び処理等に望ましく用いら
れ得る。プロセッサは、アナログ回路網で高い費用効果
で実現され得るものよりはるかに複雑なろ波その他の機
能の実現に用いられ得る。

残念ながら、総てのプログラムコードが期待どおりに効
率的であるわけではなく、また複雑な機能を実時間に実
現する効率的なコードにしても過剰な処理ロードを惹起
する恐れが有る。プロセッサは最短の“サイクルタイム
′°（プロセッサが１個のプログラム制御命令の実行に
要する時間）を有する。デジタルｒ波の例ではプロセッ
サは、゛オーバヘッド°′その他の任意タスクを実行し
たうえで入力信号を実時間処理しなければならない。プ
ロセッサの゛ロード状況”（−ｍ的には最大ロードのパ
ーセンテージで測定）は、入力データの転送速度、プロ
グラム制御ソフトウェアの効率及び複雑度、並びにプロ
セッサの処理速度に従属する。

単純な例として、プロセッサは１マイクロ秒（１０−６
秒）当たり１個の命令を実行し得、またｒ波されるべき
入力信号は１ミリ秒（１０−３秒）毎にサンプリングさ
れるものとする。更に、Ｐ波用ソフトウェアは個々の入
力サンプルについて平均５００個の命令を発し、即ちサ
ンプル１個につき合計で５００Ｘ　１０−’秒＝０．５
ミリ秒の処理時間が必要であるものとする。従って、プ
ロセッサのロード状況は約５０％（あるいは、プロセッ
サが実行しなければならない付加的なオーバヘッドタス
クのためにおそらく５０％を僅かに越える値）となろう
。入力信号をサンプリングする速度を０．５ミリ秒毎と
高めれば、プロセッサのロード状況は１００％前後に増
大する。

過剰なプロセッサロードは場合によってきわめて不利で
ある。Ｐ波の例において、プロセッサの過剰なロードは
データの消失を招き得、及び／またはｒ波処理を不正確
にし得る。プロセッサがその実時間処理機能によって一
杯にロードされるが過剰にはロードされない場合は、該
プロセッサは発揮されるべきｒ波以外の機能を発揮する
付加的な能力に不足する恐れが有る。他方、比較的高速
で動作するプロセッサは普通はるかに高価であり（かつ
用途によって使用不能でさえあり得る）、費用効果の高
い設計では通常、該プロセッサに要求されるのと同程度
の能力を有する構成要素を用いることが望ましい。

残念ながら、所与の実時間機能を果たしている最中の所
与のプロセッサにどれほどのロードができるかを正確に
予測することは常に可能とは限らない。普通の複雑なア
ルゴリズムは、正確に把握することが困難あるいは不可
能であり得る因子に従属する入力データについて可変個
数の命令を発する。コンピュータシミュレーションは有
用であるが、実際の動作条件しかシミュレートし得ない
ので不正確であり得る。従って、様々に異なる動作条件
下にプロセッサのロード状況を実際に測定することが好
ましい。

プロセッサのロード状況の測定のためにプロセッサの通
常のプログラムと同時に実行される診断プログラムが一
般に知られている。この種の診断プログラムはオペレー
ティングシステムプログラムによって呼び出され得（Ｏ
Ｓプログラムが用いられる場合）、あるいは他の場合に
は割り込み駆動され、周期的（例えばタイマーが切れる
度）に呼び出され得る１診断プログラムによって、プロ
セッサへのロードの様々なパラメータの測定（例えばプ
ロセッササイクルの計数、及び／またはステータスレジ
スタのようなプロセッサ作業域の内容、スタック内容等
の読み出し）が実現され得、かつ測定されたく上記その
他の）パラメータから瞬時の、あるいは平均のロード状
況の指示値が計算される。

このような指示値のヒストリーが記憶及び解析されて、
様々な動作条件下でのプロセッサのロード状況が測定さ
れ得る。

残念ながら、上記のような診断プログラムは通常複雑で
、かつ一般にそれ自体プロセッサへのロードを甚だしく
増大する。即ち、上記診断プログラムによってもたらさ
れる指示値は事情によっては不正確となり、また診断プ
ログラム自体が測定の際にプロセッサへのロードを増大
する。プロセッサのロード状況をプロセッササイクルの
計数によって決定するプログラムは高稼働率のプロセッ
サへのロードを内輪に見積もるかもしれず、なぜならそ
のようなプロセッサはサイクルカウンタを増分するリソ
ースを不十分にしか有しない恐れが有るからである。上
記のような診断プログラムは更に、プロセッサが稼　Ｌ
　”ＣＩｖｌ　ｆ　ｙｓ　（従って付加的なタスクの実
行に用いられ得る）時間を求めることの方が殆どの場合
好ましいのにプロセッサが１１しｍ時間の計算を実現し
ようとするという欠点を有する。

プロセッサの平均ロード状況を測定し、しがもプロセッ
サの動作に対して完全にトランスペアレントである（即
ちそれ自体プロセッサへのロードを増大しない）点で非
侵略的である費用効果の高い構成を提供することが非常
に望ましい、そのような構成は、有効な処理能力の量を
様々に異なる動作条件下に直接測定し得れば更に有用で
あろう。

本発明は、プロセッサの゛遊休ループ°゛に診断命令を
包含させることによって、上記その他の有利な特徴を有
する構成を提供する。

プロセッサは稼働しない時も命令の実行を止めず、遊休
時には常にいわゆる“遊休ループ”へとジャンプし、も
しくは“トラップ”する、遊休ループは通常、有用な機
能を実現しない命令から成る（例えば“ノーオペレーシ
ョン゛′命令、遅延命令、及び／またはジャンプ命令）
。プロセッサは、成る機能を果たさなければならない時
割り込み′°を受け取り、その時点で遊休ループ中の命
令の実行を中止し、他の有用なプログラム制御命令を実
行し始める。実行するべきタスクをもはや有しなくなっ
た時点で、プロセッサは再びその遊休ループに戻る。

本発明によれば、プロセッサ（あるいはプロセッサと関
連付けられた外部回路！１１りを制御してプロセッサが
遊休ループで動作する時間の量（あるいはパーセンテー
ジ）の測定を実現する命令が遊休ループ中に含まれる。

好ましい具体例では、プロセッサの遊休ループ中の命令
がプロセッサを制御して、プロセッサのデータ出力を複
数の出力状態間で交番させる。プロセッサデータ出力は
、プロセッサが遊休する度にその状態が交番し、プロセ
ッサが有用なタスクを実行している間は同一状態に留ま
る。プロセッサデータ出力の状態変化速度に応答する頻
度カウンタや他の指示デバイス（例えば発光ダイオード
）が、プロセッサの遊休時間の量を処理時間の全量と比
較して直接指示するのに用いられ得る。

データ出力の状態そのものではなく状態の変化が検出さ
れるので、プロセッサによる遊休ループの命令の実行に
割り込みが有った時データ出力がどの状態に残されるか
は問題とならない（設計上、遊休ループの命令の実行に
関連する優先順位はその他の任意命令の実行に関連する
優先順位より低い）。

プロセッサは他にすることが無い場合にのみ遊休ループ
の命令を実行するので、付加的な遊休ループ命令がプロ
セッサへのロードを増大することはなく、従ってこのロ
ード検出構成はプロセッサの動作に対して完全にトラン
スペアレントである。

そのうえ、遊休ループ命令によって、プロセッサが遊休
状態に費やす時間の量が処理時間の全量との比較におい
て直接測定され、従って予備的な処理能力のきわめて有
用な直接的指示が可能となる。

これらの利点は総て、プロセッサシステムに最小コスト
しか付加しない構成によってもたらされる。

本発明の上述その他の特徴及び利点をより明らかにする
べく、目下好ましい具体例を、添付図面を参照しつつ以
下に詳述する。

ましい具　　の−Ｂ 第１図に、本発明によるデジタル信号処理システム１０
の目下好ましい具体例の概略的ブロック線図を示す、シ
ステム１０は中央処理袋ｆｆ（”ＣＰ［Ｉ”　）もしく
はプロセッサ１２を含む、プロセッサ１２は、例えばリ
ードオンリメモリであるプログラム記憶装置１２ａ、内
部レジスタ、演算部等を含む通常のマイクロプロセッサ
であり得、あるいはまたデジタル信号を処理する池の、
実質的にあらゆる種類のデバイスであり得る０通常のク
ロック信号発生器１３が周期的に交番するデジタルクロ
ック同期化信号を発生し、この信号がプロセッサ１２を
能動化する。このクロック信号の周波数（即ち周期）に
よって、プロセッサ１２がその個々のプログラム制御命
令を実行するのに掛かる時間が決定される。

好ましい具体例において、プロセッサ１２は、様々な所
望機能を果たす様々な通常の関連外部回路と接続され得
る。例えば、デジタルＰ波に用いられる場合プロセッサ
１２は＾−Ｄ変換器その他のデジタル信号源の出力と接
続され得る（図示せず）。プロセッサ１２はまた、デイ
スプレィ装置、入出力用周辺装置などプロセッサとイン
タフェース接続されるように設計された多種多様なデバ
イスの実質的にいずれとも接続され得る（そのようなデ
バイスは総て当業者に公知）。

好ましい具体例では、プロセッサ１２は少なくとも１個
の未使用データ出力端子Ｐ１を含み、この端子Ｐ１は通
常の入出力（，１１０）レジスタ１４の入力に接続され
ている。■１０レジスタ１４はプロセッサ１２のＰｌか
らの出力の°゛エツジ゛遷移区間）に応答して出力信号
“”ＢＩＴ”を発生し、この信号ＢＩＴは上記エツジに
対応して状態が変化する。好ましい具体例では、レジス
タ１４はプロセッサデータ出力Ｐ１から出力された信号
を緩衝するが、該信号の周波数は変更しない（レジスタ
１４はまた上記信号をプロセッサのクロックと同期化し
得るが、この同期化は必ずしも必要でない）。

レジスタ１４のＢＩＴ”出力は、固定されたゲート時間
（例えば１０秒）を有する事象カウンタとして動作する
頻度カウンタ１６の入力に接続されている。

レジスタ１４のＢＩＴ”信号出力はまた、プロセッサの
遊休のパーセンテージの大まかな可視表示を実現する（
プロセッサ１２と同じ基板上に好ましく設置され得る）
可視表示回路１８にも接続されている。

好ましい具体例の表示回路１８は排他的ＯＲ（”ＸＯＲ
”）ゲート２０を含み、ゲート２０の入力同士は抵抗器
２２を介して接続されている。信号ＢＩＴがＸＯＲゲー
ト２０の第一の入力に付与され、その際ゲート２０の第
二の入力はコンデンサ２４を介して接地されている。

このような入力配列によって、ＸＯＲゲート２０は“Ｂ
ＩＴ”出力からの信号で遷移が起こる度にパルスを発生
する（なぜなら、ＸＯＲゲート２０の第一の入力は信号
ＢＩＴのレベル変化に従うべく直ちにレベル変化するが
、第二の入力の方は抵抗器２２及びコンデンサ２４のＲ
Ｃ時定数によって決定される遅延の後にのみ状態変化す
るからである）。

ＸＯＲゲート２０の出力は限流直列抵抗器２６を介して
発光ダイオード（ＬＥＤ）２８のアノードに接続されて
おり、その際ＬＥＤ２８のカソードは接地されている。

任意のドライバ／バッファ増幅器３０が、頻度カウンタ
１６の入力とレジスタ１４の”ＢＩＴ”信号出力との直
接接続に替えてＸＯＲゲート２０の出力を頻度カウンタ
１６の入力に接続するのに用いられ得る。

当業者には理解されようが、好ましい具体例では頻度カ
ウンタ１６と表示回路１８との両方が設置される必要は
無く、なぜならこれらはいずれも同じ情報の指示に用い
られるからである。好ましい具体例では、頻度カウンタ
１６は正確なロード測定が所望である場合にのみ接続さ
れ、一方表示回路１８は、プロセッサの遊休のパーセン
テージの恒常的な可視表示を実現するべく常にＩ１０レ
ジスタ１４と接続される。

第２図に、プロセッサ１２が遊休状態となる度に実行す
るプログラム制御ステップの一例の概略的フローチャー
トを示す。好ましい具体例において、プロセッサ１２は
遊休する特電に（リードオンリメモリである関連するプ
ログラム記憶装置１２ａの）所定アドレスで始まるコー
ド部分を実行し、その際有用タスクの実行は要求されな
い。第２図のフローチャートに示したタスクを特定する
プログラム制御命令はプログラム記憶装置１２ａに上記
所定アドレスから始めて記憶されており、従ってプロセ
ッサ１２が遊休する度に実行される。

好ましい具体例ではプロセッサ１２は°゛割り込み駆動
”され、即ちプロセッサ１２は外的事象の生起（例えば
処理されるべき入力データの受容）に応答してプログラ
ム記憶装置１２ａの、遊体中に実行される命令が記憶さ
れているのとは別の部分に記憶されているプログラム制
御命令を実行し始める。

一般に、プロセッサ１２外部のデバイス（例えば図示し
ない通常のＩ１０制御装置）が発生した信号が、プロセ
ッサ１２の割り込み要求（ＩＲＱ＞入力に付与される。

この割り込み要求入力に能動信号レベルが存在すること
によって、マイクロプロセッサは“遊休“ルーチンの実
行を止め、プログラム記憶装置１２ａの異なる部分に記
憶された割り込みハンドラルーチンへと“トラップ”す
る。割り込みハンドラルーチンはそれ自体が所望の処理
（例えばＩ１０割り込みの発生を惹起した入力データの
処理）を実現するか、あるいは所望の処理を実現する（
やはりプログラム記憶装置１２ａに記憶された）付加的
なルーチンにプログラム制御を移行させる。処理が完了
すると、プロセッサ１２は遊休ルーチンの実行に戻る。

第２図に示した遊休ルーチンは、好ましい具体例では非
常に短い。第一のステップ５０は、プロセッサデータ出
力端子Ｐ１に論理レベル１を付与する。

第二のステップ５２は、プロセッサデータ出力端子Ｐ１
に論理レベルＯを付与する。その後、ルーチンはジャン
プして第一のステップ５０に戻り、ステップ５０．５２
が繰り返される。

次に示すのは、第２図のフローチャートに示した諸ステ
ップの実行のための二−モニック命令の一例である。

第２図に示したルーチンの諸ステップはエンドレスルー
プを構成し、このループは、プロセッサ１２が遊休する
度にプロセッサデータ出力Ｐ１をプロセッサクロック発
生速度に比例する速度で゛トグル′°（即ち二進値０及
び１間で交番）させ、かつプロセッサ１２が有用タスク
を実行する間はデータ出力Ｐ１を一定に保つ６例えば、
プロセッサ１２は１メガヘルツのタロツク周波数を有し
、“セット”及び゛′リセット”コマンドをそれぞれ１
サイクルタイム（１マイクロ秒）で、また゛′ジャンプ
コマンドは２サイクルタイム（２マイクロ秒）で実行す
るものと仮定する。上記三つの命令から成る゛遊休ルー
プを１口実行するのに必要な合計時間は４マイクロ秒で
あり、遊休ループを１口実行するとデータ出力Ｐ１は論
理レベル０と論理レベル１との間で１回交番しく例えば
０から１に変わっな後０に戻るか、あるいは１から０に
変わった後１に戻る）、その結果プロセッサクロック周
波数の１７４の周波数を有する信号が、プロセッサ１２
かすることが無くて遊休する度に（かつこの遊休時にの
み）発生される。

好ましい具体例において、プロセッサ出力Ｐ１に存在す
る信号はプロセッサ１２が１００％遊体中でも５０％の
デユーティサイクルを有せず、第２図に示した遊休エン
ドレスルーズの諸ステップは連続的に実行される。これ
は、プロセッサ１２が゛ジャンプ”命令を実行する間出
力Ｐ１の状態が一定に保たれるためである。好ましい具
体例ではＰｌからの出力は、プロセッサ１２が“°リセ
ット“命令を実行している間（即ち、゛′上セツト命令
が実行された直後のプロセッササイクルの間）のみ論理
レベル１に上昇する０次いで、Ｐｌからの出力は゛°リ
セット°。

命令実行直後に論理レベル０に下降し、“ジャンプ′°
命令が実行されている間、並びに゛セット°“命令が実
行されている間このレベルＯを維持する。

頻度カウンタ１６（及び表示回路１８）が信号ＢＩＴの
諸特性中特に該信号ＢＩＴでの遷移に応答するのはこの
理由による。

好ましい具体例の頻度カウンタ１６は、Ｉ１０レジスタ
１４によって発生される信号ＢＩＴのエツジを計数する
ことによって、プロセッサ１２が遊休する時間の全処理
時間に対するパーセンテージを直接指示する。プロセッ
サ１２が１００％遊休する場合、エツジ（例えば立ち上
がり区間）は１／Ｔの速度で生じ、その際Ｔはプロセッ
サ１２が遊休ループ命令を１回実行するのに要する時間
（例えば上述例では４マイクロ秒であり、この時間は好
ましい具体例では、セットピット命令の実行に必要な時
間＋リセットビット命令の実行に必要な時間＋ジャンプ
命令の実行に必要な時間に等しい）である、プロセッサ
１２が実際の仕事を多くするほど、遊休ループ命令の実
行に費やされる時間は短くなり、エツジの発生は遊休時
間残量に比較的正比例しにくくなる。

例えば、（上述例でのように）プロセッサ１２が１００
％遊休する時頻度カウンタ１６は４マイクロ秒毎に１個
のパルス（エツジ）を受け取ると仮定する。

頻度カウンタ１６のゲート時間は１０秒とする（所定時
間内の平均が所望の程度となるように選択）。

プロセッサ１２が１００％遊休すると、頻度カウンタ１
６は１０秒のゲート時間内に２．５Ｘ　１０’個のパル
ス（エツジ）を計数する（４マイクロ秒毎に１個のパル
スということは、１秒につき２５０，０００個のパルス
、もしくは１０秒につき２．５百万個のパルスというこ
とになる）。プロセッサクロック周波数とゲート時間と
の関係、並びに遊休ループを完全に実行するのに必要な
タロツクサイクル数を（少なくともおおよそ）知ること
が上記計算に有用であることに留意されたい、プロセッ
サ１２が１００％遊休している間の信号ＢＩＴの波形を
第３Ａ図に示す。

頻度カウンタ１６がその１０秒のゲート時間に１．２５
Ｘ　１０’個のパルス（エツジ）を計数するものとする
。このような計数は、１０秒のゲート時間内にプロセッ
サ１２が平均で５０％遊休したことを示す。

第３Ｂ図に示したように、この５０％遊休状態は信号Ｂ
ＩＴの瞬間的な周波数を半減させない、好ましい具体例
ではむしろ信号ＢＩＴは、プロセッサ１２が遊休する特
電に実質的に同じ周波数で発生される。

しかし、プロセッサ１２は、遊休時でなく実際の仕事を
している時（即ち有用タスク実行時）に信号ＢＩＴの発
生を完全に止める。信号ＢＩＴの周波数を、プロセッサ
クロックパルスの間隔に比較して長い期間にわたって平
均化（計算）すれば、プロセッサの遊休の平均パーセン
テージが非常に正確に指示される。

ＬＥ０２８の指示するプロセッサ遊休時間の見積もりは
明らかに、頻度カウンタ１６によって指示される見積も
りほど正確ではない、しかし、ＬＥ０２８は、やはり非
常に有用なインジケータをもたらす。

ＬＥＤ２８が完全に発光する場合、プロセッサ１２はほ
ぼ１００％遊休している（ＬＥＤは実際はこの条件下で
約５０％のオンオフデユーティサイクルを有するが、交
番が急速なので人間の目には検出され得ない）。

ＬＥＤ２８が全く、もしくはほぼ全く発光しない場合は
、プロセッサ１２は遊休していない。ＬＥ０２８が１０
０％発光状態に比較して１／２の明るさを有する場合、
プロセッサ１２は５０％遊休状態で動作している。

用途によっては、頻度カウンタ１６に替えて通常の周波
数比検出器を用いることが望ましい。そのような検出器
は、プロセッサクロック周波数を信号ＢＩＴの周波数と
比較してその比を求め、それによってプロセッサの遊休
時間のパーセンテージを指示し得る。

本発明を、目下のところ最も実用的で好ましいと看做さ
れる具体例に関して説明したが、本発明はここに述べた
具体例に限定されず、特許請求の範囲各項に記した精神
及び範囲の内に含まれる様々な変形並びに等価の構成を
包含するべく企図されていると理解されるべきである。

【図面の簡単な説明】

第１図は本発明の目下好ましい具体例の概略的ブロック
線図、第２図は第１図に示したプロセッサによって遊体
中に実行されるプログラム制御ステップの一例の概略的
フローチャート、第３Ａ図及び第３Ｂ図は第１図に示し
たプロセッサによって生成されるロード指示出力波形の
一例を示す説明図である。 １０・・・・・・デジタル信号処理システム、１２・・
・・・・プロセッサ、１２ａ・・・・・・プログラム記
憶装置、１４・・・・・・Ｉ１０レジスタ、１６・・・
・・・頻度カウンタ、１８・・・・・・表示回路。 代理人弁理士　船　　山　　　武

Claims (19)

【特許請求の範囲】
1. （１）プログラム制御命令を実行して所定タスクを実行
   する種類のデジタル信号プロセッサの遊休時間のパーセ
   ンテージを測定する装置であって、−デジタル信号プロ
   セッサが遊休する度に該プロセッサの出力を第一及び第
   二の二進値間で交番させ、かつこのプロセッサ出力を、
   デジタル信号プロセッサが所定タスクを実行する時常に
   第一及び第二の二進値のいずれかに維持する遊休ループ
   手段と、 −プロセッサの遊休時間のパーセンテージを、所定時間
   内にプロセッサ出力が第一及び第二の二進値間で交番す
   る速度に対応させて指示する手段 とを含む装置。
2. （２）前記指示手段が頻度計数手段を含み、この計数手
   段は所定のゲート時間内にプロセッサ出力の値が交番す
   る回数を計数することを特徴とする請求項１に記載の装
   置。
3. （３）−遊休ループ手段がプロセッサ出力の値を交番さ
   せる速度を制御するクロック発生手段が更に設置されて
   おり、 −頻度計数手段のゲート時間は制御される前記速度に対
   して既知の関係を有する ことを特徴とする請求項１に記載の装置。
4. （４）実時間デジタル信号処理システムであって、 −遊休タスクを規定するプログラム制御命令のシーケン
   ス並びに別のタスクを規定する別のプログラム制御命令
   のシーケンスを記憶するメモリと、 −このメモリと接続され、また外部で発生された入力信
   号を受け取るようにも接続されており、更にデータ出力
   端子を有し、前記入力信号を前記別のプログラム制御命
   令シーケンスに従い実質的に実時間で処理し、この入力
   信号処理を行なわない時は常に前記遊休プログラム制御
   命令シーケンスを実行し、その際遊休タスクによって前
   記データ出力端子はその第一及び第二の状態間で交番す
   るデジタル信号プロセッサと、 −デジタル信号プロセッサのデータ出力端子と接続され
   て、該プロセッサが遊休プログラム制御命令シーケンス
   を実行する時間のパーセンテージをデータ出力端子の状
   態の変化に対応させて指示する指示手段 とを含む処理システム。
5. （５）前記指示手段が所定時間内のデータ出力端子の状
   態変化の回数を積算する手段を含むことを特徴とする請
   求項４に記載のシステム。
6. （６）前記支持手段が、デジタル信号プロセッサが遊休
   タスクを実行する時間を全経過時間と比較して指示する
   ことを特徴とする請求項４に記載のシステム。
7. （７）遊休タスクが −デジタル信号プロセッサのデータ出力端子を論理レベ
   ル１とする第一の遊休タスクと、−デジタル信号プロセ
   ッサのデータ出力端子を論理レベル０とする第二の遊休
   タスクと、−デジタル信号プロセッサが遊休して前記別
   のタスクを実行しない時常に第一及び第二の遊休タスク
   の周期的実行を惹起する第三の遊休タスクとを含むこと
   を特徴とする請求項４に記載のシステム。
8. （８）指示手段がデジタル信号プロセッサのデータ出力
   端子の状態変化の頻度を指示する光学指示手段を含むこ
   とを特徴とする請求項４に記載のシステム。
9. （９）−予め設定された周波数を有する交番クロック同
   期化信号を発生する手段が更に設置されており、デジタ
   ル信号プロセッサは前記クロック信号を受け取るように
   接続されて、遊休タスク並びに別のタスクを前記クロッ
   ク信号に対応する速度で実行し、 −指示手段はデジタル信号プロセッサのデータ出力端子
   の状態が変化する頻度とクロック信号の周波数との比を
   決定する手段を含む ことを特徴とする請求項４に記載のシステム。
10. （１０）遊休プログラム制御命令シーケンスの実行がデ
    ジタル信号プロセッサへの有効なロードを増大しないこ
    とを特徴とする請求項４に記載のシステム。
11. （１１）デジタル信号プロセッサが割り込み駆動され、
    その際該プロセッサは入力信号を受け取ると前記別のプ
    ログラム制御命令シーケンスを実行し、また割り込みが
    生起せず、かつ別のプログラム制御命令シーケンスの、
    以前に受け取った割り込みに応答しての実行が完了して
    いる時は常にデジタル信号プロセッサは遊休プログラム
    制御命令シーケンスを実行することを特徴とする請求項
    ４に記載のシステム。
12. （１２）遊休ループ手段が、デジタル信号プロセッサが
    １００％遊休している場合該プロセッサのデータ出力の
    状態を非対称に変更する手段を含むことを特徴とする請
    求項４に記載のシステム。
13. （１３）遊休タスクによってデジタル信号プロセッサの
    データ出力が予め設定された瞬間的な速度で状態変化し
    、その際データ出力の状態が変化する平均速度はデジタ
    ル信号プロセッサが遊休命令シーケンスを所定時間内に
    実行する期間に正比例することを特徴とする請求項４に
    記載のシステム。
14. （１４）−付与された入力信号を処理する稼働状態と遊
    休ループルーチンを実行する遊休状態とで交互に動作す
    るデジタル信号処理手段で、交番する二進値出力信号を
    該処理手段が遊休状態で動作する場合にのみ発生する手
    段を含むデジタル信号処理手段と、 −前記出力信号を受け取るように接続されて、前記処理
    手段が遊休状態で動作する時間のパーセンテージを出力
    信号が交番する速度に対応させて指示する指示手段 とを含むデジタル信号処理システム。
15. （１５）（ｉ）デジタル信号プロセッサを稼働状態と遊
    休状態とで交互に動作させること、 （ｉｉ）前記プロセッサが稼働状態で動作する時常に該
    プロセッサで入力信号を処理すること、 （ｉｉｉ）前記プロセッサが遊休状態で動作する場合に
    のみ、交番する二進値出力信号を発生すること、及び （ｉｖ）前記プロセッサが遊休状態で動作する時間のパ
    ーセンテージを、所定時間内に前記出力信号が交番する
    平均速度に対応させて指示すること を含むデジタル信号処理方法。
16. （１６）指示段階（ｉｖ）が予め設定されたゲート時間
    内に生起する前記出力信号の遷移の回数を計数すること
    を含むことを特徴とする請求項１５に記載の方法。
17. （１７）−処理段階（ｉｉ）を割り込み要求に応答して
    実施すること、及び −処理段階（ｉｉ）で入力信号の処理が終了してから発
    生段階（ｉｉｉ）を実施することを更に含むことを特徴
    とする請求項１５に記載の方法。
18. （１８）発生段階（ｉｉｉ）が （ａ）デジタル信号プロセッサのデータ出力に論理レベ
    ル１を付与すること、 （ｂ）前記プロセッサデータ出力に論理レベル０を付与
    すること、及び （ｃ）段階（ａ）と（ｂ）とを周期的に交互に繰り返す
    こと を含むことを特徴とする請求項１５に記載の方法。
19. （１９）発生段階（ｉｉｉ）を遊休ループのプログラム
    制御命令の制御下に実施することを特徴とする請求項１
    ７に記載の方法。