JPH07260845A - パルス周期計測回路 - Google Patents
パルス周期計測回路Info
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- JPH07260845A JPH07260845A JP4927494A JP4927494A JPH07260845A JP H07260845 A JPH07260845 A JP H07260845A JP 4927494 A JP4927494 A JP 4927494A JP 4927494 A JP4927494 A JP 4927494A JP H07260845 A JPH07260845 A JP H07260845A
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- pulse
- time
- interrupt signal
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Abstract
(57)【要約】
【目的】複数個の外部パルスをまたがったパルス間隔を
演算する演算装置の負荷を軽減する。 【構成】外部パルス検出回路１は外部パルスＣＫを入力
するたび毎にその立上がりを検出して検出信号ＳA をカ
ウンタ２に出力する。カウンタ２は検出信号ＳAをカウ
ントする。頻度設定レジスタ３は発生する外部パルスＣ
Ｋの所定個数Ｎの間隔を演算するためのその所定個数Ｎ
が設定されている。比較回路４はカウント値ＮA と所定
個数Ｎとを比較し、一致したとき制御信号ＳB を出力す
る。制御信号ＳB はカウンタ２及び割込み信号発生回路
５に出力される。カウンタ２は制御信号ＳB に応答して
カウント値ＮA をリセットする。割込み信号発生回路５
は制御信号ＳB に応答して外部パルスＣＫの所定個数Ｎ
の間隔を演算するための割込み信号ＳC を出力する。転
送回路６は割込み信号ＳC に応答してタイマ７が計時し
ているその時の時刻を読み出し時刻格納レジスタ８に転
送する。
演算する演算装置の負荷を軽減する。 【構成】外部パルス検出回路１は外部パルスＣＫを入力
するたび毎にその立上がりを検出して検出信号ＳA をカ
ウンタ２に出力する。カウンタ２は検出信号ＳAをカウ
ントする。頻度設定レジスタ３は発生する外部パルスＣ
Ｋの所定個数Ｎの間隔を演算するためのその所定個数Ｎ
が設定されている。比較回路４はカウント値ＮA と所定
個数Ｎとを比較し、一致したとき制御信号ＳB を出力す
る。制御信号ＳB はカウンタ２及び割込み信号発生回路
５に出力される。カウンタ２は制御信号ＳB に応答して
カウント値ＮA をリセットする。割込み信号発生回路５
は制御信号ＳB に応答して外部パルスＣＫの所定個数Ｎ
の間隔を演算するための割込み信号ＳC を出力する。転
送回路６は割込み信号ＳC に応答してタイマ７が計時し
ているその時の時刻を読み出し時刻格納レジスタ８に転
送する。
Description
【０００１】
【産業上の利用分野】本発明はパルス周期計測回路に係
り、詳しくは１つのパルス発生を基準とし後に続いて発
生するパルスが予め定めた複数個発生するまでの時間を
計測するパルス周期計測回路に関する。
り、詳しくは１つのパルス発生を基準とし後に続いて発
生するパルスが予め定めた複数個発生するまでの時間を
計測するパルス周期計測回路に関する。
【０００２】検出対象として連続的に発生される外部パ
ルスを計測し、そのパルスの周期等を計測しその計測結
果に基づいて制御対象物等を精度よく制御するコンピュ
ータシステムにおいては、より高速化、高精度化及び多
機能化が望まれている。そのため、コンピュータシステ
ムにおいて、外部パルスの計測のための負荷を軽減する
パルス周期計測回路が必要となる。
ルスを計測し、そのパルスの周期等を計測しその計測結
果に基づいて制御対象物等を精度よく制御するコンピュ
ータシステムにおいては、より高速化、高精度化及び多
機能化が望まれている。そのため、コンピュータシステ
ムにおいて、外部パルスの計測のための負荷を軽減する
パルス周期計測回路が必要となる。
【０００３】
【従来の技術】従来、図５に示すように連続して発生す
る外部パルスＣＫの計測において、１つのパルス発生を
基準とし後に続いて発生する外部パルスＣＫが予め定め
た複数個発生するまでのパルス間隔ＴA （＝ｔn −ｔn-
1 ）を計測する場合がある。図４にそのパルス周期計測
回路を示す。図４において、外部パルス検出回路３１は
計測対象の外部パルスＣＫを入力し、その立上りを検知
して立上り検出信号Ｓ１を割込み信号発生回路３２に出
力する。割込み信号発生回路３２はこの立上り検出信号
Ｓ１に応答して割込み信号Ｓ２をデータラッチ転送回路
３３及び演算装置としての中央処理装置（ＣＰＵ）３４
に出力する。データラッチ転送回路３３はこの割込み信
号Ｓ２に応答して基準時間軸発生タイマ３５がその時の
計時時刻を事象発生時刻ｔn として読み込み、次段の事
象発生時刻格納レジスタ３６に転送する。
る外部パルスＣＫの計測において、１つのパルス発生を
基準とし後に続いて発生する外部パルスＣＫが予め定め
た複数個発生するまでのパルス間隔ＴA （＝ｔn −ｔn-
1 ）を計測する場合がある。図４にそのパルス周期計測
回路を示す。図４において、外部パルス検出回路３１は
計測対象の外部パルスＣＫを入力し、その立上りを検知
して立上り検出信号Ｓ１を割込み信号発生回路３２に出
力する。割込み信号発生回路３２はこの立上り検出信号
Ｓ１に応答して割込み信号Ｓ２をデータラッチ転送回路
３３及び演算装置としての中央処理装置（ＣＰＵ）３４
に出力する。データラッチ転送回路３３はこの割込み信
号Ｓ２に応答して基準時間軸発生タイマ３５がその時の
計時時刻を事象発生時刻ｔn として読み込み、次段の事
象発生時刻格納レジスタ３６に転送する。
【０００４】ＣＰＵ３４は割込み信号Ｓ２に応答して同
信号Ｓ２に基づく時刻取り込み判断処理動作を実行す
る。時刻取り込み判断処理は、ソフトウェアに従って行
われ、今の割込み信号Ｓ２は基準となる外部パルスＣＫ
から何個目の外部パルスＣＫか判断し、目的の数（図５
では４個）の外部パルスＣＫが発生したかどうか判断す
る。そして、４個目の外部パルスＣＫでない場合には、
ＣＰＵ３４はこの時刻取り込み判断処理を終了し他の処
理を実行する。反対に、４個目の外部パルスＣＫの場合
には事象発生時刻格納レジスタ３６に記憶された事象発
生時刻ｔn を読み込み先に読み取った事象発生時刻ｔn-
1 と比較しパルス間隔ＴA の演算を行う。
信号Ｓ２に基づく時刻取り込み判断処理動作を実行す
る。時刻取り込み判断処理は、ソフトウェアに従って行
われ、今の割込み信号Ｓ２は基準となる外部パルスＣＫ
から何個目の外部パルスＣＫか判断し、目的の数（図５
では４個）の外部パルスＣＫが発生したかどうか判断す
る。そして、４個目の外部パルスＣＫでない場合には、
ＣＰＵ３４はこの時刻取り込み判断処理を終了し他の処
理を実行する。反対に、４個目の外部パルスＣＫの場合
には事象発生時刻格納レジスタ３６に記憶された事象発
生時刻ｔn を読み込み先に読み取った事象発生時刻ｔn-
1 と比較しパルス間隔ＴA の演算を行う。
【０００５】以後、同様な処理を繰り返し、順次発生し
てくる外部パルスＣＫが４個発生する間のパルス間隔Ｔ
A を計測する。又、他のパルス周期計測回路として図示
しないが、図４に示す基準時間軸発生タイマ３５とデー
タラッチ転送回路３３との間にデータラッチ転送回路と
事象発生時刻格納バッファレジスタを設けたものがあ
る。このデータラッチ転送回路は外部パルス検出回路３
１の立上り検出信号Ｓ１に応答して基準時間軸発生タイ
マ３５がその時の計時している時刻を事象発生時刻ｔn
として読み込み、次段の事象発生時刻格納バッファレジ
スタに転送する。そして、データラッチ転送回路３３は
割込み信号Ｓ２に応答して事象発生時刻格納バッファレ
ジスタに転送された事象発生時刻ｔn として読み込み、
次段の事象発生時刻格納レジスタ３６に転送するように
したものである。このパルス周期計測回路も同様に複数
個の外部パルスＣＫをまたがったパルス間隔ＴA を計測
することができる。
てくる外部パルスＣＫが４個発生する間のパルス間隔Ｔ
A を計測する。又、他のパルス周期計測回路として図示
しないが、図４に示す基準時間軸発生タイマ３５とデー
タラッチ転送回路３３との間にデータラッチ転送回路と
事象発生時刻格納バッファレジスタを設けたものがあ
る。このデータラッチ転送回路は外部パルス検出回路３
１の立上り検出信号Ｓ１に応答して基準時間軸発生タイ
マ３５がその時の計時している時刻を事象発生時刻ｔn
として読み込み、次段の事象発生時刻格納バッファレジ
スタに転送する。そして、データラッチ転送回路３３は
割込み信号Ｓ２に応答して事象発生時刻格納バッファレ
ジスタに転送された事象発生時刻ｔn として読み込み、
次段の事象発生時刻格納レジスタ３６に転送するように
したものである。このパルス周期計測回路も同様に複数
個の外部パルスＣＫをまたがったパルス間隔ＴA を計測
することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、いずれ
のパルス周期計測回路においても、外部パルスＣＫが発
生する毎に割込み信号Ｓ２が出力され、その割込み信号
Ｓ２が出力されるごとに、演算装置としてのＣＰＵ３４
は他の処理動作を中止して時刻取り込み判断処理を行っ
ている。つまり、目的の数の外部パルスＣＫでない途中
の外部パルスＣＫの発生時においてもＣＰＵ３４は時刻
取り込み判断処理に入り目的の数の外部パルスＣＫでな
いとして、ＣＰＵ３４はこの時刻取り込み判断処理を終
了し元の処理に戻る。従って、その間ＣＰＵ３４は不必
要な時刻取り込み判断処理動作をすることになり、高速
かつ効率的な処理を行なう上で大きな問題であった。
のパルス周期計測回路においても、外部パルスＣＫが発
生する毎に割込み信号Ｓ２が出力され、その割込み信号
Ｓ２が出力されるごとに、演算装置としてのＣＰＵ３４
は他の処理動作を中止して時刻取り込み判断処理を行っ
ている。つまり、目的の数の外部パルスＣＫでない途中
の外部パルスＣＫの発生時においてもＣＰＵ３４は時刻
取り込み判断処理に入り目的の数の外部パルスＣＫでな
いとして、ＣＰＵ３４はこの時刻取り込み判断処理を終
了し元の処理に戻る。従って、その間ＣＰＵ３４は不必
要な時刻取り込み判断処理動作をすることになり、高速
かつ効率的な処理を行なう上で大きな問題であった。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は複数個の外部パルスをま
たがったパルス間隔を演算する演算装置の負荷を軽減
し、演算装置を高速かつ効率的にプログラムを実行させ
ることができるパルス周期計測回路を提供することにあ
る。
れたものであって、その目的は複数個の外部パルスをま
たがったパルス間隔を演算する演算装置の負荷を軽減
し、演算装置を高速かつ効率的にプログラムを実行させ
ることができるパルス周期計測回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。外部パルス検出回路１は外部パルスＣＫを入
力し、外部パルスＣＫを入力するたび毎にその立上がり
又は立下りを検出して検出信号ＳA をカウンタ２に出力
する。カウンタ２は検出信号ＳA をカウントする。頻度
設定レジスタ３は発生する外部パルスＣＫの所定個数Ｎ
のパルス間隔を演算するためのその所定個数Ｎが予め設
定されている。
図である。外部パルス検出回路１は外部パルスＣＫを入
力し、外部パルスＣＫを入力するたび毎にその立上がり
又は立下りを検出して検出信号ＳA をカウンタ２に出力
する。カウンタ２は検出信号ＳA をカウントする。頻度
設定レジスタ３は発生する外部パルスＣＫの所定個数Ｎ
のパルス間隔を演算するためのその所定個数Ｎが予め設
定されている。
【０００９】比較回路４はカウンタ２のカウント値ＮA
と頻度設定レジスタ３の所定個数Ｎとを比較し、一致し
たとき制御信号ＳB を出力する。制御信号ＳB はカウン
タ２及び割込み信号発生回路５に出力される。そして、
カウンタ２はこの制御信号ＳB に応答してカウント値Ｎ
A をリセットする。割込み信号発生回路５は制御信号Ｓ
B に応答して前記外部パルスＣＫの所定個数Ｎの間隔を
演算するための割込み信号ＳC を出力する。転送回路６
は割込み信号ＳC に応答してタイマ７が計時しているそ
の時の時刻ｔn を読み出し時刻格納レジスタ８に転送す
るようになっている。
と頻度設定レジスタ３の所定個数Ｎとを比較し、一致し
たとき制御信号ＳB を出力する。制御信号ＳB はカウン
タ２及び割込み信号発生回路５に出力される。そして、
カウンタ２はこの制御信号ＳB に応答してカウント値Ｎ
A をリセットする。割込み信号発生回路５は制御信号Ｓ
B に応答して前記外部パルスＣＫの所定個数Ｎの間隔を
演算するための割込み信号ＳC を出力する。転送回路６
は割込み信号ＳC に応答してタイマ７が計時しているそ
の時の時刻ｔn を読み出し時刻格納レジスタ８に転送す
るようになっている。
【００１０】
【作用】本発明によれば、外部パルスＣＫが予め定めた
所定個数Ｎ発生すると、比較回路４は制御信号ＳB を発
生する。そして、この制御信号ＳB に応答して割込み信
号ＳC が割込み発生回路５から出力される。即ち、外部
パルスＣＫが発生する毎に割込み信号ＳC が出力される
のではなく、所定個数Ｎ発生する毎に割込み信号ＳC が
１つ出力される。従って、例えばこの割込み信号ＳC を
発生する外部パルスＣＫの所定個数Ｎの間隔を演算する
演算装置に出力すれば、演算装置は時刻格納レジスタ８
から時刻を取り込む回数も減り負荷が減少することにな
る。
所定個数Ｎ発生すると、比較回路４は制御信号ＳB を発
生する。そして、この制御信号ＳB に応答して割込み信
号ＳC が割込み発生回路５から出力される。即ち、外部
パルスＣＫが発生する毎に割込み信号ＳC が出力される
のではなく、所定個数Ｎ発生する毎に割込み信号ＳC が
１つ出力される。従って、例えばこの割込み信号ＳC を
発生する外部パルスＣＫの所定個数Ｎの間隔を演算する
演算装置に出力すれば、演算装置は時刻格納レジスタ８
から時刻を取り込む回数も減り負荷が減少することにな
る。
【００１１】
【実施例】以下、本発明のパルス周期計測回路を具体化
した一実施例を図２に従って説明する。尚、説明の便宜
上、パルス周期計測回路は図５に示す外部パルスＣＫが
４個発生した時のパルス間隔ＴA を計測するものとす
る。
した一実施例を図２に従って説明する。尚、説明の便宜
上、パルス周期計測回路は図５に示す外部パルスＣＫが
４個発生した時のパルス間隔ＴA を計測するものとす
る。
【００１２】外部パルス検出回路１１は図５に示す外部
パルスＣＫを入力し、その立上りを検出し立上がり検出
信号ＳA を出力する。従って、外部パルス検出回路１１
は外部パルスＣＫを入力するたび毎にその立上がり検出
信号ＳA を出力する。カウンタ１２は立上がり検出信号
ＳA 入力しその入力した数ＮA をカウントする。割込み
頻度設定レジスタ１３は発生する外部パルスＣＫが４個
発生した時の間隔ＴAを演算するためのその所定個数Ｎ
（＝４）のデータが予め設定されている。
パルスＣＫを入力し、その立上りを検出し立上がり検出
信号ＳA を出力する。従って、外部パルス検出回路１１
は外部パルスＣＫを入力するたび毎にその立上がり検出
信号ＳA を出力する。カウンタ１２は立上がり検出信号
ＳA 入力しその入力した数ＮA をカウントする。割込み
頻度設定レジスタ１３は発生する外部パルスＣＫが４個
発生した時の間隔ＴAを演算するためのその所定個数Ｎ
（＝４）のデータが予め設定されている。
【００１３】比較回路１４はカウンタ１２のカウント値
ＮA と割込み頻度設定レジスタ１３の所定個数Ｎのデー
タとを比較し、カウント値ＮA がＮ（＝４）になった時
に制御信号ＳB を出力する。制御信号ＳB はカウンタ１
２及び割込み信号発生回路１５に出力される。カウンタ
１２はこの制御信号ＳB に応答してカウント値ＮA を
「４」から「１」にリセットする。割込み信号発生回路
１５は制御信号ＳB に応答して前記外部パルスＣＫの所
定個数Ｎ（＝４）の間隔ＴA を演算するための割込み信
号ＳC を出力する。割込み信号ＳC はデータラッチ転送
回路１６及び演算装置としての中央処理装置（ＣＰＵ）
１７に出力される。
ＮA と割込み頻度設定レジスタ１３の所定個数Ｎのデー
タとを比較し、カウント値ＮA がＮ（＝４）になった時
に制御信号ＳB を出力する。制御信号ＳB はカウンタ１
２及び割込み信号発生回路１５に出力される。カウンタ
１２はこの制御信号ＳB に応答してカウント値ＮA を
「４」から「１」にリセットする。割込み信号発生回路
１５は制御信号ＳB に応答して前記外部パルスＣＫの所
定個数Ｎ（＝４）の間隔ＴA を演算するための割込み信
号ＳC を出力する。割込み信号ＳC はデータラッチ転送
回路１６及び演算装置としての中央処理装置（ＣＰＵ）
１７に出力される。
【００１４】データラッチ転送回路１６は割込み信号Ｓ
C に応答してフリーランニングカウンタよりなる基準時
間軸発生タイマ１８が計時しているその時の時刻ｔn を
読み出し、その時刻ｔn を事象発生時刻格納レジスタ１
９に転送するようになっている。一方、ＣＰＵ１７は割
込み信号ＳC に応答して時刻取り込み判断処理を実行す
る。時刻取り込み判断処理は、事象発生時刻格納レジス
タ１９に格納された前記時刻ｔn を読み出し、ＣＰＵ１
７に内蔵された内部レジスタに格納された１つの前の割
込み信号ＳC に基づいて読み出した先の時刻ｔn-1 とに
基づいてパルス間隔ＴA （＝ｔn −ｔn-1 ）を演算する
ようになっている。そして、間隔ＴA を演算し、新たに
読み出した時刻ｔn を内部レジスタに格納した後、ＣＰ
Ｕ１７は時刻取り込み判断処理を終了し、次の新たな割
込み信号ＳC が入力されるまでその他の処理を実行す
る。
C に応答してフリーランニングカウンタよりなる基準時
間軸発生タイマ１８が計時しているその時の時刻ｔn を
読み出し、その時刻ｔn を事象発生時刻格納レジスタ１
９に転送するようになっている。一方、ＣＰＵ１７は割
込み信号ＳC に応答して時刻取り込み判断処理を実行す
る。時刻取り込み判断処理は、事象発生時刻格納レジス
タ１９に格納された前記時刻ｔn を読み出し、ＣＰＵ１
７に内蔵された内部レジスタに格納された１つの前の割
込み信号ＳC に基づいて読み出した先の時刻ｔn-1 とに
基づいてパルス間隔ＴA （＝ｔn −ｔn-1 ）を演算する
ようになっている。そして、間隔ＴA を演算し、新たに
読み出した時刻ｔn を内部レジスタに格納した後、ＣＰ
Ｕ１７は時刻取り込み判断処理を終了し、次の新たな割
込み信号ＳC が入力されるまでその他の処理を実行す
る。
【００１５】次に、上記のように構成されたパルス周期
計測回路の作用を説明する。今、カウンタ１２のカウン
ト値ＮA が「１」で、ＣＰＵ１７の内部レジスタに先の
時刻ｔn-1 が格納されているとき、新たな外部パルスＣ
Ｋが発生すると、外部パルス検出回路１１は立上り検出
信号ＳA を出力する。カウンタ１２は立上り検出信号Ｓ
A をカウントしカウント値ＮA を「２」にする。比較回
路１４はこのカウント値ＮA （＝２）が割込み頻度設定
レジスタ１３で設定した「４」でないので制御信号ＳB
を出力しない。従って、割込み信号ＳC は割込み発生回
路１５から出力されない。その結果、ＣＰＵ１７は時刻
取り込み判断処理をしない。
計測回路の作用を説明する。今、カウンタ１２のカウン
ト値ＮA が「１」で、ＣＰＵ１７の内部レジスタに先の
時刻ｔn-1 が格納されているとき、新たな外部パルスＣ
Ｋが発生すると、外部パルス検出回路１１は立上り検出
信号ＳA を出力する。カウンタ１２は立上り検出信号Ｓ
A をカウントしカウント値ＮA を「２」にする。比較回
路１４はこのカウント値ＮA （＝２）が割込み頻度設定
レジスタ１３で設定した「４」でないので制御信号ＳB
を出力しない。従って、割込み信号ＳC は割込み発生回
路１５から出力されない。その結果、ＣＰＵ１７は時刻
取り込み判断処理をしない。
【００１６】次の新たな外部パルスＣＫが発生すると、
前記と同様に立上り検出信号ＳA に基づいてカウンタ１
２は立上り検出信号ＳA をカウントしカウント値ＮA を
「２」から「３」にする。従って、カウント値ＮA が
「３」なので、制御信号ＳB 及び割込み信号ＳC は出力
されず、ＣＰＵ１７はこの時点でも時刻取り込み判断処
理をしない。
前記と同様に立上り検出信号ＳA に基づいてカウンタ１
２は立上り検出信号ＳA をカウントしカウント値ＮA を
「２」から「３」にする。従って、カウント値ＮA が
「３」なので、制御信号ＳB 及び割込み信号ＳC は出力
されず、ＣＰＵ１７はこの時点でも時刻取り込み判断処
理をしない。
【００１７】そして、次の新たな外部パルスＣＫが発生
すると、前記と同様に立上り検出信号ＳA に基づいてカ
ウンタ１２は立上り検出信号ＳA をカウントしカウント
値ＮA を「４」にする。比較回路１４はこのカウント値
ＮA （＝４）が割込み頻度設定レジスタ１３で設定した
「４」と一致するため、制御信号ＳB を出力する。
すると、前記と同様に立上り検出信号ＳA に基づいてカ
ウンタ１２は立上り検出信号ＳA をカウントしカウント
値ＮA を「４」にする。比較回路１４はこのカウント値
ＮA （＝４）が割込み頻度設定レジスタ１３で設定した
「４」と一致するため、制御信号ＳB を出力する。
【００１８】この制御信号ＳB に基づいてカウンタ１２
はリセットされるとともに、割込み信号ＳC が割込み信
号発生回路１５から出力される。データラッチ転送回路
１６は割込み信号ＳC に応答して基準時間軸発生タイマ
１８が計時しているその時の時刻ｔn （＞ｔn-1 ）を読
み出し、その時刻ｔn を事象発生時刻格納レジスタ１９
に転送する。一方、ＣＰＵ１７は割込み信号ＳC に応答
して時刻取り込み判断処理を実行する。ＣＰＵ１７は事
象発生時刻格納レジスタ１９に格納された前記時刻ｔn
と内部レジスタに格納された先の時刻ｔn-1 とに基づい
て間隔ＴA （＝ｔn −ｔn-1 ）を演算する。間隔ＴA を
求めた後、内部レジスタの内容を時刻ｔn-1 から時刻ｔ
n に書き換えて時刻取り込み判断処理を終了する。そし
て、次の新たな割込み信号ＳC が入力されるまでその他
の処理を実行する。
はリセットされるとともに、割込み信号ＳC が割込み信
号発生回路１５から出力される。データラッチ転送回路
１６は割込み信号ＳC に応答して基準時間軸発生タイマ
１８が計時しているその時の時刻ｔn （＞ｔn-1 ）を読
み出し、その時刻ｔn を事象発生時刻格納レジスタ１９
に転送する。一方、ＣＰＵ１７は割込み信号ＳC に応答
して時刻取り込み判断処理を実行する。ＣＰＵ１７は事
象発生時刻格納レジスタ１９に格納された前記時刻ｔn
と内部レジスタに格納された先の時刻ｔn-1 とに基づい
て間隔ＴA （＝ｔn −ｔn-1 ）を演算する。間隔ＴA を
求めた後、内部レジスタの内容を時刻ｔn-1 から時刻ｔ
n に書き換えて時刻取り込み判断処理を終了する。そし
て、次の新たな割込み信号ＳC が入力されるまでその他
の処理を実行する。
【００１９】このように本実施例においては、外部パル
スＣＫが発生しても、カウンタ１２のカウント値ＮA が
割込み頻度設定レジスタ１３で設定した所定個数Ｎにな
らない限りＣＰＵ１７に割込み信号ＳC が出力されな
い。従って、外部パルスＣＫが発生される毎にＣＰＵ１
７は時刻取り込み判断処理をしない。その結果、従来の
ように外部パルスＣＫが発生するたび毎に不必要な時刻
取り込み判断処理がなくなりその分だけＣＰＵ１７の負
荷は軽減される。そして、ＣＰＵ１７はその軽減された
分その他の処理が実行することができ、ＣＰＵ１７の高
速かつ効率的なプログラムの実行が可能になる。
スＣＫが発生しても、カウンタ１２のカウント値ＮA が
割込み頻度設定レジスタ１３で設定した所定個数Ｎにな
らない限りＣＰＵ１７に割込み信号ＳC が出力されな
い。従って、外部パルスＣＫが発生される毎にＣＰＵ１
７は時刻取り込み判断処理をしない。その結果、従来の
ように外部パルスＣＫが発生するたび毎に不必要な時刻
取り込み判断処理がなくなりその分だけＣＰＵ１７の負
荷は軽減される。そして、ＣＰＵ１７はその軽減された
分その他の処理が実行することができ、ＣＰＵ１７の高
速かつ効率的なプログラムの実行が可能になる。
【００２０】尚、本発明は上記実施例に限定されるもの
ではなく、以下の態様で実施してもよい。 （１）前記実施例では割込み頻度設定レジスタ１３の所
定個数Ｎを「４」としたが、複数個であれば「４」に限
定されない。勿論、「１」に設定してもよい。 （２）前記実施例の外部パルス検出回路１１は外部パル
スＣＫの立上りを検出して立上り信号ＳA を出力した
が、これを外部パルスＣＫの立下りを検出して立下り信
号を出力してパルス間隔を計測してもよい。 （３）前記実施例ではカウンタ１２は「１」にリセット
される加算カウンタで構成したが、減算カウンタで構成
してもよい。この場合、割込み頻度設定レジスタ１３は
その減算カウンタのリセット値を設定するものとなり、
比較回路１４は減算カウンタのカウント値が例えば
「０」になった時に制御信号ＳB を出力するようにす
る。ちなみに、上記実施例の場合にはリセット値は
「３」となる。 （４）図３に示すように基準時間軸発生タイマ１８とデ
ータラッチ転送回路１６との間にデータラッチ転送回路
２０と事象発生時刻格納バッファレジスタ２１を設けた
パルス周期計測回路に応用してもよい。すなわち、デー
タラッチ転送回路２０は外部パルス検出回路１１の立上
り検出信号Ｓ１に応答して基準時間軸発生タイマ１８の
その時の時刻を事象発生時刻ｔn として読み込み、次段
の事象発生時刻格納バッファレジスタ２１に転送する。
そして、データラッチ転送回路１６は割込み信号ＳC に
応答して事象発生時刻格納バッファレジスタ２１に転送
された事象発生時刻ｔn を読み込み、次段の事象発生時
刻格納レジスタ１９に転送するようする。この場合、前
記実施例と同様にＣＰＵ１７の負荷は軽減される。 （５）パルス周期計測回路をワッンチプマイコン等の半
導体集積回路中に組み込んで実施してもよい。 （６）カウンタ１２のリセットを制御信号ＳB で行った
が、これを割込み信号ＳC で行ってもよい。
ではなく、以下の態様で実施してもよい。 （１）前記実施例では割込み頻度設定レジスタ１３の所
定個数Ｎを「４」としたが、複数個であれば「４」に限
定されない。勿論、「１」に設定してもよい。 （２）前記実施例の外部パルス検出回路１１は外部パル
スＣＫの立上りを検出して立上り信号ＳA を出力した
が、これを外部パルスＣＫの立下りを検出して立下り信
号を出力してパルス間隔を計測してもよい。 （３）前記実施例ではカウンタ１２は「１」にリセット
される加算カウンタで構成したが、減算カウンタで構成
してもよい。この場合、割込み頻度設定レジスタ１３は
その減算カウンタのリセット値を設定するものとなり、
比較回路１４は減算カウンタのカウント値が例えば
「０」になった時に制御信号ＳB を出力するようにす
る。ちなみに、上記実施例の場合にはリセット値は
「３」となる。 （４）図３に示すように基準時間軸発生タイマ１８とデ
ータラッチ転送回路１６との間にデータラッチ転送回路
２０と事象発生時刻格納バッファレジスタ２１を設けた
パルス周期計測回路に応用してもよい。すなわち、デー
タラッチ転送回路２０は外部パルス検出回路１１の立上
り検出信号Ｓ１に応答して基準時間軸発生タイマ１８の
その時の時刻を事象発生時刻ｔn として読み込み、次段
の事象発生時刻格納バッファレジスタ２１に転送する。
そして、データラッチ転送回路１６は割込み信号ＳC に
応答して事象発生時刻格納バッファレジスタ２１に転送
された事象発生時刻ｔn を読み込み、次段の事象発生時
刻格納レジスタ１９に転送するようする。この場合、前
記実施例と同様にＣＰＵ１７の負荷は軽減される。 （５）パルス周期計測回路をワッンチプマイコン等の半
導体集積回路中に組み込んで実施してもよい。 （６）カウンタ１２のリセットを制御信号ＳB で行った
が、これを割込み信号ＳC で行ってもよい。
【００２１】
【発明の効果】以上詳述したように、請求項１〜３の発
明によれば、複数個の外部パルスをまたがったパルス間
隔を演算する演算装置の負荷を軽減し、演算装置を高速
かつ効率的にプログラムを実行させることができる優れ
た効果がある。
明によれば、複数個の外部パルスをまたがったパルス間
隔を演算する演算装置の負荷を軽減し、演算装置を高速
かつ効率的にプログラムを実行させることができる優れ
た効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例を説明するパルス周期計測回路のブロ
ック回路図である。
ック回路図である。
【図３】その他の実施例を説明するパルス周期計測回路
のブロック回路図である。
のブロック回路図である。
【図４】従来のパルス周期計測回路のブロック回路図で
ある。
ある。
【図５】パルス周期を説明するための波形図である。
１ 外部パルス検出回路 ２ カウンタ ３ 頻度設定レジスタ ４ 比較回路 ５ 割込み信号発生回路 ６ 転送回路 ７ タイマ ８ 時刻格納レジスタ ＣＫ 外部パルス ＳA 検出信号 ＳB 制御信号 ＳC 割込み信号
Claims (4)
- 【請求項１】 外部パルス（ＣＫ）の立上がり又は立下
りを検出して検出信号（ＳA ）を出力する外部パルス検
出回路（１）と、 外部パルス検出回路（１）の検出信号（ＳA ）をカウン
トするカウンタ（２）と、 発生する外部パルス（ＣＫ）の所定個数（Ｎ）の発生間
隔を演算するためにその所定個数（Ｎ）が設定された頻
度設定レジスタ（３）と、 前記カウンタ（２）のカウント値（ＮA ）と頻度設定レ
ジスタ（３）の所定個数（Ｎ）とを比較し、一致したと
き制御信号（ＳB ）を出力する比較回路（４）と、 制御信号（ＳB ）を入力し、同制御信号（ＳB ）に応答
して外部パルス（ＣＫ）の所定個数（Ｎ）の発生間隔の
演算を実行させるための割込み信号（ＳC ）を出力する
割込み信号発生回路（５）と、 前記割込み信号（ＳC ）に応答してタイマ（７）が計時
しているその時の時刻を読み出し時刻格納レジスタ
（８）に転送する転送回路（６）とからなるパルス周期
計測回路。 - 【請求項２】 タイマ（７）と転送する転送回路（６）
との間に第２の転送回路（２０）と時刻格納バッファレ
ジスタ（２１）を設け、外部パルス検出回路（１）から
の検出信号（ＳA ）に応答して第２の転送回路（２０）
はタイマ（７）のその時の時刻を読み出し時刻格納バッ
ファレジスタ（２１）に転送し、転送回路（６）は割込
み信号（ＳC ）に応答して時刻格納バッファレジスタ
（２１）に格納された時刻を読み出し時刻格納レジスタ
（８）に転送するようにした請求項１に記載のパルス周
期計測回路。 - 【請求項３】 割込み信号（ＳC ）を入力し、その割込
み信号（ＳC ）に応答して時刻格納レジスタ（８）の時
刻と先に読み出した時刻とで発生する外部パルス（Ｃ
Ｋ）の所定個数（Ｎ）の発生間隔を演算する演算装置
（１７）を備えた請求項１又は２に記載のパルス周期計
測回路。 - 【請求項４】 カウンタ（２）は制御信号（ＳB ）又は
割込み信号（ＳC ）のいずれかによってリセットされる
ものである請求項１〜３のいずれか１つに記載のパルス
周期計測回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927494A JPH07260845A (ja) | 1994-03-18 | 1994-03-18 | パルス周期計測回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927494A JPH07260845A (ja) | 1994-03-18 | 1994-03-18 | パルス周期計測回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07260845A true JPH07260845A (ja) | 1995-10-13 |
Family
ID=12826278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4927494A Withdrawn JPH07260845A (ja) | 1994-03-18 | 1994-03-18 | パルス周期計測回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07260845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7360109B2 (en) | 2004-05-19 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Measuring the interval of a signal using a counter and providing the value to a processor |
-
1994
- 1994-03-18 JP JP4927494A patent/JPH07260845A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7360109B2 (en) | 2004-05-19 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Measuring the interval of a signal using a counter and providing the value to a processor |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |