JPH01303544A - メモリインタリーブ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るだめの手段 作用 実施例 発明の効果 〔概要〕 メモリバスと、メモリ制御部と、ｎ（ｎは正の整数）個
のメモリ回路迄増設する機構を備えた記憶装置における
インタリーブ制御方式に関し、メモリバス長を増加させ
ることなく、且つメモリ制御部での各メモリ回路との間
の入出力ピン。

及びハードウェア量を増加させることなく、高速にメモ
リアクセスができるメモリインタリーブ制御方式を提供
することを目的とし、 上記メモリ制御部は、上記メモリ回路をリード。

又はライトする為のアクセス信号■を発生する手段を持
ち、上記メモリ回路はｍ個（ｍ≦ｎ）の内の第０番目の
メモリ回路のみが、上記アクセス信号■を受信し、該受
信したアクセス信号■を数クロック分だけ遅延して出力
する手段を該第０番目のメモリ回路、及び第１番目以降
の各メモリ回路に備え、第ｋ（ｋ≦ｍ）番目のメモリ回
路は、第ｋ−１番目のメモリ回路からの上記遅延された
アクセス信号■を受信し、上記ｍ個のメモリ回路は上記
受信したメモリアクセス信号■、又は■により、ある一
定の期間のみ、上記メモリバスとの間でリード、又はラ
イト動作を行って、該ｍ個のメモリ回路が該メモリバス
との間でインタリーブ方式でリード。

又はライトするように構成する。

〔産業上の利用分野〕

本発明は、メモリバスと、メモリバス長と、ｎ（ｎは正
の整数）個のメモリ回路迄増設する機構を備えた記憶装
置におけるインタリーブ制御方式に関する。

最近の画像処理等の分野においては、例えば、高精細度
化、カラー化、動画像化等が要求されており、処理すべ
きデータ量が増加し、例えば、ＩＭバイト〜数数百式バ
イト程度大容量の画像メモリを使用する必要があるが、
該画像メモリに格納された画像を、例えば、ビデオレー
トで表示する動画像処理の場合には、およそ、２００　
Ｍバイト／秒程度のデータ転送能力が要求される。

又、現在においては、メモリ素子の集積度等から、該画
像メモリにはダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）が使用される。一般に、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）の場合には、大容量である
為に、アクセス速度が遅く、上記のような動画像処理に
も対処できる高速メモリアクセス方式が必要とされる。

更に、最近の電子装置の高集積化動向によって、記憶装
置を構成する各ユニット、例えば、メモリ制御部、メモ
リ回路等においては、できる限り入出力ピンが少ないこ
とが要求される。

このようなことから、データバス幅を増加させることな
く、各入出力ピンを少なくして、高速に画像メモリをア
クセスできる、例えば、インタリーブ制御方式が要求さ
れる。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来の画像メモリのアクセス方式を説明する図であり、
（ａ）はデータバス幅を増加させる場合を示し、（ｂ）
は従来のインクリーブ制御方式によるアクセス方式を示
している。

前述のように、大容量の画像メモリに使用されるメモリ
素子には、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）が使用される為、小容量のスタティックランダム
アクセスメモリ（ＳＲＡＭ）に比較してアクセス速度が
遅い。

従って、このようなメモリ素子を用いて大容量の画像メ
モリ３”を構成して、高速アクセスを行う為には、（ａ
）図に示したように、例えば、データバス１のバス幅を
増加させる必要があり、メモリ制御回路２．及び画像メ
モリ３′との入出力ピン数が増加すると共に、ハードウ
ェア量が増加し、最近の高集積化動向に適合しないとい
う問題があった。

そこで、（ｂ）図に示すインタリーブ方式によるアクセ
ス方式が知られているが、従来のインクリ−ブ方式にお
いては、本図に示すように、メモリ制御部２のメモリ制
御回路２１から、各メモリ回路３″に対するアクセス信
号（ストローブ信号）■を、該メモリ回路３”の数に合
わせて送出する制御線が必要であり、メモリ制御回路２
１のハードウェア量が増加すると共に、該メモリ制御回
路２１の入出力ピンの数が増大するという問題があった
。

更に、この方式では、該メモリ回路３”の容量を増加さ
せる為に、メモリバスｌに接続するメモリ回路３”を増
設すると、該増設数に合わせて、メモリ制御回路２１で
の該アクセス信号■の出力端子を増設していく必要があ
り、最近の高集積化動向に対処することが困難であると
いう問題があった。

本発明は上記従来の欠点に鑑み、メモリバスと。

メモリ制御部と、ｎ（ｎは正の整数）個のメモリ回路名
増設する機構を備えた記憶装置、例えば、画像メモリに
おいてインタリーブ方式でアクセスするのに、メモリバ
スのバス幅を増加させることなく、且つメモリ制御部で
の各メモリ回路との間の人出力ピン、及びハードウェア
量を増加させることなく、高速にメモリアクセスができ
るメモリインタリーブ制御方式を提供することを目的と
するものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成されたメモリインタリ
ーブ制御方式によって解決される。

＋１３　　メモリバスと、メモリ制御部と、　ｎ　　（
ｎは正の整数）個のメモリ回路名増設する機構を備えた
記憶装置において、 上記メモリ制御部は、上記メモリ回路をリード。

又はライトする為のアクセス信号■を発生する手段を持
ち、 上記メモリ回路はｍ個（ｍ≦ｎ）の内の第０番目のメモ
リ回路のみが、上記アクセス信号■を受信し、該受信し
たアクセス信号■を数クロック分だけ遅延して出力する
手段を該第０番目のメモリ回路、及び第１番目以降の各
メモリ回路に備え、第ｋ（ｋ′：ａｍ）番目のメモリ回
路は、第ｋ−１番目のメモリ回路からの上記遅延された
アクセス信号■を受信し、 上記ｍ個のメモリ回路は上記受信したメモリアクセス信
号■、又は■により、ある一定の期間のみ、上記メモリ
バスとの間でリード、又はライト動作を行うて、該ｍ個
のメモリ回路が該メモリバスとの間でインタリーブ方式
でリード、又はライトするように構成する。

（２）上記のインタリーブ制御方式において、メモリ制
御部、又は１つ前のメモリ回路からのアクセス信号■、
又は■を受信した各メモリ回路が発行するイネーブル信
号■に基づいて、メモリ制御部がメモリバスとの間でデ
ータの授受を行うように構成する。

〔作用〕

即ち、本発明によれば、メモリバスと、メモリ制御部と
＋ｎ（ｎは正の整数）個のメモリ回路名増設する機構を
備えた記憶装置において、該メモリ制御部のメモリ制御
回路が、上記複数個のメモリ回路に対してデータをライ
ト又は該メモリ回路からデータをリードするとき、先ず
、該複数個のメモリ回路の、例えば、第０番目のメモリ
回路にアクセス信号（ストローブ信号）■を送出し、−
′定時間後に上記メモリバスを介してリード、又はライ
トを行う。

このとき、本発明においては、該第０番目のメモリ回路
において、該メモリ制御回路から受信したアクセス信号
■を、数クロック分遅延させて、アクセス信号■として
、第１番目のメモリ回路に送出する。以下、同じように
しそ、一定時間の遅延をさせられた該アクセス信号■が
次々に、複数個のメモリ回路に送出される。

この各メモリ回路に送出されるアクセス信号■。

又は■に同期して、メモリ制御回路からメモリバスを介
してリード、ライト動作を行うように制御することによ
り、各メモリ回路での該アクセス信号の遅延時間を単位
にしたインタリーブ方式によるメモリアクセスを、メモ
リ制御回路から一本のアクセス信号線を用意するだけで
実現することができる。

上記の例では、メモリ制御回路からは、メモリ回路での
アクセス信号■の遅延時間に同期して、該メモリ回路側
での動作態様を認識することなく、リード、ライトを行
うことになり、高速動作には適した方式であるが、該メ
モリ回路側の仕様が変わると、メモリ制御回路からのリ
ード、ライトタイミングを変更する必要がある。

そこで、本発明の他の例においては、該メモリ制御回路
からのアクセス信号■、又は■を受信したメモリ回路か
らの応答信号（イネーブル信号）■に同期してメモリ制
御回路からリード、ライトする方式をとるようにすると
、メモリ制御回路側は、メモリ回路側の仕様変更に柔軟
に対処できる利点が得られる。このような方式にすると
、メモリ制御回路からのアクセス信号■、又は■から、
実際にリード、ライトが行われるタイミング塩には、一
定の時間が必要であるが、上記応答信号を、例えば、先
行して出力するようにすれば、該応答確認方式に纏わる
時間遅れ（タイムラグ）を吸収することができる。

このようにして、一連のリード、又はライトのアクセス
が該メモリバスに接続されている全てのメモリ回路に対
して行われたとき、各メモリ回路からアクノリッジ信号
■をメモリ制御回路に返送したもののワイアードオア出
力を該メモリ制御回路が受信するように構成することで
、該全てのメモリ制御回路での該アクセス動作の終了を
認識することができる。

このように、本発明によれば、メモリバスに接続される
メモリ回路の個数に関楳なく、アクセス信号を複数個の
メモリ回路の特定の１個に送信するだけで、１回のメモ
リサイクルで複数個のメモリ回路をアクセスして多量の
データを１メモリサイクルでリード、ライトすることが
でき、メモリ制御部での入出力ピン数を少なくして、メ
モリの高速アクセスが可能になる効果が得られる。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、（ａ）は
本発明の記憶装置の構成例を示し、（ｂ）は動作タイム
チャートを示しており、メモリ制御回路２１からメモリ
回路（０）３に対するアクセス信号（ストローブ信号）
■、及び該メモリ回路（０）３から遅延回路３１を介し
て次のメモリ回路（１）３ヘアクセス信号■を伝達する
手段、以下同じようにして、メモリ回路（２）３から遅
延回路３１を介して次のメモリ回路（３）３への、−ア
クセス信号■の伝達手段、及び各メモリ回路（０，１，
２，−・・・）３からメモリ制御回路２１へのアクノリ
ッジ信号■の返送手段、或いは応答信号（イネーブル信
号）■の返送手段が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。

以下、第１図によって、本発明のメモリインタリープ制
御方式を説明する。

本図の（ａ）において、メモリ回路（０）　、　（１）
　、　（２）　。

−３は、例えば、同じ作りのメモリボードであり、該メ
モリボードを搭載するマザーボードの作りにより、アク
セス信号■、及び■がメモリ回路（０）＝６（１）　＝
＝＞（２）−６−のように、各メモリボード内に設けら
れている遅延回路３１によって一定時間遅延して、送信
されるようになっている。（（ｂ）図の動作タイムチャ
ート参照） 先ず、（ａ）図の構成例において、ライト動作の場合を
考えると、高速データバス４から送られてくる゛データ
が、メモリ制御部２の、例えば、先入れ先出しメモリ（
ＦＩＦＯ）　２２ｋ−次的にバッファリングされながら
、メモリ制御回路２１からの指示に基づいて、上記アク
セス信号（ストローブ信号）■、又は■が、各メモリ回
路（０）＝６（１）＝６（２）　＝８１・・・−３と順
に送出されるタイミングに同期して、メモリバス１を介
して、（ｂ）図に示すように、ライトデータが送出され
、各メモリ回路（０）　、　（１）　。

（２）、・・・３にライトされる。

同様にして、リードの場合には、該アクセス信号を受信
した後、一定タイミング後にリードデー夕が各メモリ回
路（０）　、　（１）　、　（２）　、−３からメモリ
バス１に送出され、上記先入れ先出しメモリ（ＦＩＦＯ
）２２にバッファリングされた後、高速データバス４に
送出される。

各メモリ回路３は、該リード、又はライト動作が終了す
る毎に、アクノリッジ（ＡＣＫ）信号■をメモリ制御部
２のメモリ制御回路２１に送信する。

このアクノリッジ（ＡＣＫ）信号■は、例えば、オープ
ンコレクタ出力になっていると、ワイアードオアするこ
とができるので、該メモリ制御回路２１は該ワイアード
オア信号の立ち下がりを検出することで、上記一連のリ
ード、又はライト動作の終了を認識し、次のメモリアク
セス動作を行うことができる。

尚、（ｂ）図の動作タイムチャートでは、該アクノリッ
ジ（ＡＣＫ）信号■は、リードデータ、又はライトデー
タと同じタイミングで送出されている例を示しているが
、このようなタイミングに限定されるものではなく、次
のメモリアクセスが遅れない程度に遅れていても良いこ
とはいう迄もないことである。

上記の例においては、（ｂ）の動作タイムチャートから
も明らかな如く、メモリ制御回路２１は、各メモリ回路
３でのアクセス信号■の遅延が一定であることを知って
、該メモリ回路３での動作態様を認識することな（、メ
モリ制御回路２１から最初に送出したアクセス信号■に
同期して、一定間隔で、連続してメモリバス１にライト
データを送出するか、又は、メモリバス１上のリードデ
ータを取り込むように機能している為、該メモリ回路３
例の動作タイミングが変更されると、それに合わせて、
メモリ制御回路での動作タイミングを変更する必要があ
る。

そこで、該（ａ）図に示した他の実施例においては、各
メモリ回路（０）　、　（１）　、　（２）　、−３に
おいて、該アクセス信号■、又は■を受信すると、一定
タイミングを経過した時点で、データバス１上のり一ド
データを読み取って良いことを示すイネーブル信号、又
は該データバス１上のライトデータを読み取ることがで
きることを示すイネーブル信号を応答信号（イネーブル
信号）■とじて、メモリ制御回路２１に返送する。

そして、メモリ制御回路２１はこの各メモリ回路（０）
　、　（１）　、　（２）　、−・−３からの該応答信
号■を検出した後、該メモリバス１との間でリード、ラ
イト動作を行うようにすることにより、メモリ回路３側
での仕様変更に柔軟に対処できるようになる。

この方式を用いると、メモリ回路３からの応答信号■を
受信しないと、メモリ制御回路２１はリード、ライト動
作を行うことができないことになるが、該応答信号■を
、例えば、メモリ制御回路２１での検出時間だけ先行し
て返送するようにすることにより、（ｂ）図で示したと
同じ動作タイミングで機能させることができるので、本
発明の主旨を妨げる要因になることがないばかりでなく
、前述のように、メモリ回路３側でのタイミング的な仕
様変更に対して、メモリ制御回路２１側は何らの変更を
行うことなく柔軟に対処できる利点が得られることにな
る。

上記の応答信号■を、前述のアクノリッジ（ＡＣＫ）信
号■と同じオープンコレクタ出力とすることにより、メ
モリ制御回路２１は各メモリ回路３からの該応答信号■
のワイアードオア信号を受信することになるが、あるタ
イミングでリード、又はライト動作を行って、該応答信
号■が連続していれば、一定のタイミング後、すぐ、次
のリード。

又はライト動作を行しようにし、不連続の場合には、次
の応答信号を検出した後、一定のタイミングをとってリ
ード、又はライト動作を行うようにすることで、アクノ
リッジ（ＡＣＫ）信号■だけの場合と同等のアクセス速
度を得ることができる。

このように、本発明は、メモ°リバスと、メモリ制御部
と、ｎ（ｎは正の整数）個のメモリ回路名増設する機構
を備えた記憶装置において、インタリーブ制御方式で該
複数個のメモリ回路とリード。

又はライト動作を行うのに、メモリ制御回路からのアク
セス信号（ストローブ信号）を、該複数個のメモリ回路
の、例えば、第０番目のメモリ回路が受信した後は、各
メモリ回路内において、該インタリーブ制御に必要な特
定の遅延をさせながら、次々に他のメモリ回路に該アク
セス信号を伝播させるようにすることで、該アクセス信
号が各メモリ回路に受信されるタイミングに同期してメ
モリバスとの間でリード、ライト動作をインタリープ方
式でできるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリインタリ
ープ制御方式は、メモリバスと、メモリ制御部と、ｎ（
ｎは正の整数）個のメモリ回路名増設する機構を備えた
記憶装置におけるインタリーブ制御方式において、上記
メモリ制御部は、上記メモリ回路をリード、又はライト
する為のアクセス信号■を発生する手段を持ち、上記メ
モリ回路はｍ個（ｍ≦ｎ）の内の第０番目のメモリ回路
のみが、上記アクセス信号■を受信し、該受信したアク
セス信号■を数クロック分だけ遅延して出力する手段を
該第０番目のメモリ回路、及び第１番目以降の各メモリ
回路に備え、第ｋ（ｋ≦ｍ）番目のメモリ回路は、第ｋ
−１番目のメモリ回路からの上記遅延されたアクセス信
号■を受信し、上記ｍ個のメモリ回路は上記受信したメ
モリアクセス信号■、又は■により、ある一定の期間の
み、上記メモリバスとの間でリード、又はライト動作を
行って、該ｍ個のメモリ回路が該メモリバスとの間でイ
ンタリーブ方式でリード、又はライトするようにしたも
のであるので、メモリバスに接続されるメモリ回路の個
数に関係なく、アクセス信号を複数個のメモリ回路の特
定の１個に送信するだけで、１回のメモリサイクルで複
数個のメモリ回路をアクセスして、多量のデータを１メ
モリサイクルでリード、ライトすることができミメモリ
制御部での入出力ピン数を少なくして、メモリの高速ア
クセスが可能になる効果が得られる、

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。 第２図は従来の画像メモリのアクセス方式を説明する図
。 である。 図面において、 １はメモリバス、　　　２はメモリ制御部。 ２１はメモリ制御回路。 ２２は先入れ先出しメモリ（ＦＩＦＯ）。 ３．３”はメモリ回路（０，１，２，−）、又は、メモ
リ（０，１゜２、・−・）。 ３”は画像メモリ、　　　　３１は遅延回路。 ４は高速データバス。 ■、■はアクセス信号（ストローブ信号）。 ■はアクノリッジ（八ＣＫ）信号。 ■は応答信号、又はイネーブル信号。 をそれぞれ示す。 （θン 昂具４−５′−フパ′ス （ａノ イ詑−才の画イ泉メモ、ソの一ア′）゛ロスｈべＥ言乞
明了ろＥａｊち　”ｌｆ５ ゜、　　　　： イ芝土０恒、イ禾メ七りの了フ乏ス方へＥ苫応明７ろｒ
口第　　２０

Claims (2)

【特許請求の範囲】
1. （１）メモリバス（１）と、メモリ制御部（２）と、ｎ
   （ｎは正の整数）個のメモリ回路（３）迄増設する機構
   を備えた記憶装置において、 上記メモリ制御部（２）は、上記メモリ回路（３）をリ
   ード、又はライトする為のアクセス信号（［１］）を発
   生する手段を持ち、 上記メモリ回路（３）はｍ個（ｍ≦ｎ）の内の第０番目
   のメモリ回路（３）のみが、上記アクセス信号（［１］
   ）を受信し、該受信したアクセス信号（［１］）を数ク
   ロック分だけ遅延して出力する手段（３１）を該第０番
   目のメモリ回路（３）、及び第１番目以降の各メモリ回
   路（３）に備え、 第ｋ（ｋ≦ｍ）番目のメモリ回路（３）は、第ｋ−１番
   目のメモリ回路（３）からの上記遅延されたアクセス信
   号（［２］）を受信し、 上記ｍ個のメモリ回路（３）は上記受信したメモリアク
   セス信号（［１］、又は［２］）により、ある一定の期
   間のみ、上記メモリバス（１）との間でリード、又はラ
   イト動作を行って、該ｍ個のメモリ回路（３）が該メモ
   リバス（１）との間でインタリーブ方式でリード、又は
   ライトすることを特徴とするメモリインタリーブ制御方
   式。
2. （２）上記のインタリーブ制御方式において、メモリ制
   御部（２）、又は１つ前のメモリ回路（３）からのアク
   セス信号（［１］、又は［２］）を受信した各メモリ回
   路（３）が発行するイネーブル信号（［４］）に基づい
   て、メモリ制御部（２）がメモリバス（１）との間でデ
   ータの授受を行うことを特徴とする請求項１に記載のメ
   モリインタリーブ制御方式。