JPS6325737B2 - - Google Patents
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- Publication number
- JPS6325737B2 JPS6325737B2 JP57013010A JP1301082A JPS6325737B2 JP S6325737 B2 JPS6325737 B2 JP S6325737B2 JP 57013010 A JP57013010 A JP 57013010A JP 1301082 A JP1301082 A JP 1301082A JP S6325737 B2 JPS6325737 B2 JP S6325737B2
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- JP
- Japan
- Prior art keywords
- address
- data
- clock
- processing circuit
- memory
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は伝送路のデータ伝送速度とは非同期に
動作している処理回路系で、伝送路からの受信デ
ータを処理するシステムに係り、伝送路のデータ
伝送速度にほとんど支配されることなく、受信デ
ータをメモリを介して該処理回路系で取り込むこ
とが出来るデータ受信方式に関する。
動作している処理回路系で、伝送路からの受信デ
ータを処理するシステムに係り、伝送路のデータ
伝送速度にほとんど支配されることなく、受信デ
ータをメモリを介して該処理回路系で取り込むこ
とが出来るデータ受信方式に関する。
(b) 技術の背景
本発明は監視制御系にて装置を監視制御する場
合等に用いる方式で、例えば監視制御系より複数
回同じコマンドを発しこれに対応して該装置から
同じ応答信号を複数回貰い、処理が終れば次のコ
マンドを同じく複数回出すようなシステムに関す
るものであり、近年伝送路の伝送速度は非常に早
くなつたにもかかわらずマイコン等の処理速度は
それ程早くないので、伝送路からの受信データを
マイコン等で処理する場合簡単な回路でインタフ
エースを合せることが出来る方式である。
合等に用いる方式で、例えば監視制御系より複数
回同じコマンドを発しこれに対応して該装置から
同じ応答信号を複数回貰い、処理が終れば次のコ
マンドを同じく複数回出すようなシステムに関す
るものであり、近年伝送路の伝送速度は非常に早
くなつたにもかかわらずマイコン等の処理速度は
それ程早くないので、伝送路からの受信データを
マイコン等で処理する場合簡単な回路でインタフ
エースを合せることが出来る方式である。
(c) 従来技術と問題点
従来は伝送路クロツクと処理回路系のクロツク
が非同期の場合、受信データを処理するのには、
完全な非同期の形態でなく処理回路系は何らかの
方法で伝送路系と同期して動作していた。従つて
受信メモリの占有権を伝送路系が有している。
が非同期の場合、受信データを処理するのには、
完全な非同期の形態でなく処理回路系は何らかの
方法で伝送路系と同期して動作していた。従つて
受信メモリの占有権を伝送路系が有している。
例えば伝送路系が受信メモリにデータを書き込
んでいる時は処理回路系に対してビジー・フラグ
を立て、書込み終了後、次に書込みを始める迄は
ビジー・フラグを落とす等の方法が取られてい
た。このような場合主導権は伝送路系にあり、処
理回路系は処理速度は伝送路系より遅いのにかか
わらず、何らかの手段を使つて伝送路系に追従す
る必要があるため、処理回路系の設計に大きな制
約が生じ又処理回路系の負荷が重くなる欠点があ
つた。
んでいる時は処理回路系に対してビジー・フラグ
を立て、書込み終了後、次に書込みを始める迄は
ビジー・フラグを落とす等の方法が取られてい
た。このような場合主導権は伝送路系にあり、処
理回路系は処理速度は伝送路系より遅いのにかか
わらず、何らかの手段を使つて伝送路系に追従す
る必要があるため、処理回路系の設計に大きな制
約が生じ又処理回路系の負荷が重くなる欠点があ
つた。
(d) 発明の目的
本発明の目的は上記の欠点をなくするために、
受信メモリをアクセスするためのアドレスの選択
権を処理回路系に持たせ、受信データの該メモリ
への書込みは伝送路系のクロツクで書込み、読出
す場合は処理回路系のクロツクで読出すように非
同期で動作するようにし、処理回路系の設計が容
易で、これへの負荷を軽減出来るデータ受信方式
の提供にある。
受信メモリをアクセスするためのアドレスの選択
権を処理回路系に持たせ、受信データの該メモリ
への書込みは伝送路系のクロツクで書込み、読出
す場合は処理回路系のクロツクで読出すように非
同期で動作するようにし、処理回路系の設計が容
易で、これへの負荷を軽減出来るデータ受信方式
の提供にある。
(e) 発明の構成
本発明は上記の目的を達成するために伝送路の
データ伝送速度とは非同期に動作している処理回
路系で、伝送路からの受信データを処理するシス
テムにおいて、所定のタイムスロツト内の受信デ
ータをメモリに書込む場合は、直並列変換後、該
受信データのタイムスロツトの位置にて決まつて
いるメモリのアドレスを発生するアドレス及びク
ロツク発生回路の出力のアドレス位置に伝送路系
のクロツクにて書込み、この書込まれた内容の内
必要なデータを該処理回路系で読出す場合は、該
処理回路系より受信制御信号を発し、これを該受
信データの無い時のみクロツクを発する該アドレ
ス及びクロツク発生回路のクロツクに同期させ、
この同期した選択信号により、該アドレス及びク
ロツク発生回路のアドレス出力と該処理回路系よ
りの該メモリよりデータを読出すアドレス出力を
入力しているアドレス選択回路で、該処理回路系
よりのアドレス出力を選択して該処理回路系のク
ロツクにて読出すことを特徴とするデータ受信方
式である。
データ伝送速度とは非同期に動作している処理回
路系で、伝送路からの受信データを処理するシス
テムにおいて、所定のタイムスロツト内の受信デ
ータをメモリに書込む場合は、直並列変換後、該
受信データのタイムスロツトの位置にて決まつて
いるメモリのアドレスを発生するアドレス及びク
ロツク発生回路の出力のアドレス位置に伝送路系
のクロツクにて書込み、この書込まれた内容の内
必要なデータを該処理回路系で読出す場合は、該
処理回路系より受信制御信号を発し、これを該受
信データの無い時のみクロツクを発する該アドレ
ス及びクロツク発生回路のクロツクに同期させ、
この同期した選択信号により、該アドレス及びク
ロツク発生回路のアドレス出力と該処理回路系よ
りの該メモリよりデータを読出すアドレス出力を
入力しているアドレス選択回路で、該処理回路系
よりのアドレス出力を選択して該処理回路系のク
ロツクにて読出すことを特徴とするデータ受信方
式である。
(f) 発明の実施例
以下本発明の１実施例につき図に従つて説明す
る。第１図は本発明の実施例のデータ受信方式の
ブロツク図、第２図は第１図の場合の各部の波形
のタイムチヤートでａは当該処理系で処理をする
必要のあるタイムスロツトを示し、ｂはａのタイ
ムスロツトのある時間を示し、ｃはａのタイムス
ロツトの無い時間にアドレス及びクロツク発生回
路より発するクロツクを示し、ｄ，d′は処理回路
系よりの受信制御信号を示しd′，e′はｃのクロツ
クにて同期をとつた受信制御信号を示す。
る。第１図は本発明の実施例のデータ受信方式の
ブロツク図、第２図は第１図の場合の各部の波形
のタイムチヤートでａは当該処理系で処理をする
必要のあるタイムスロツトを示し、ｂはａのタイ
ムスロツトのある時間を示し、ｃはａのタイムス
ロツトの無い時間にアドレス及びクロツク発生回
路より発するクロツクを示し、ｄ，d′は処理回路
系よりの受信制御信号を示しd′，e′はｃのクロツ
クにて同期をとつた受信制御信号を示す。
図中１は同期回路、２は直並列変換回路（以下
Ｓ／Ｐ変換回路と略称する）、３はエラーチエツ
ク回路、４，６はフリツプ・フロツプ（以下FF
と略称する）、５はアドレス及びクロツク発生回
路、７はアドレス選択回路、８はメモリ、９は処
理回路系、第２図ａのＦはフレーム同期パター
ン、０〜ｎは本処理系で使用するタイムスロツ
ト、１０は他系で使用するタイムスロツト部分を
示す。
Ｓ／Ｐ変換回路と略称する）、３はエラーチエツ
ク回路、４，６はフリツプ・フロツプ（以下FF
と略称する）、５はアドレス及びクロツク発生回
路、７はアドレス選択回路、８はメモリ、９は処
理回路系、第２図ａのＦはフレーム同期パター
ン、０〜ｎは本処理系で使用するタイムスロツ
ト、１０は他系で使用するタイムスロツト部分を
示す。
第２図ａの０〜ｎのタイムスロツトは最初の設
計時から本処理系で使用するよう定めてあり本処
理系で使用するデータはこの内に入れる。このタ
イムスロツトは１フレーム中のどこにあつてもよ
く又他系統で使用する10の部分迄使用することに
してもよい。又１タイムスロツトの中には何ビツ
トのデータを入れてもよい。従つてＳ／Ｐ変換単
位もこれによりわかる。
計時から本処理系で使用するよう定めてあり本処
理系で使用するデータはこの内に入れる。このタ
イムスロツトは１フレーム中のどこにあつてもよ
く又他系統で使用する10の部分迄使用することに
してもよい。又１タイムスロツトの中には何ビツ
トのデータを入れてもよい。従つてＳ／Ｐ変換単
位もこれによりわかる。
又０〜ｎのタイムスロツト中のデータをメモリ
８に記憶するアドレスは初めからタイムスロツト
単位で定めてある。第２図ｃに示すクロツクは伝
送路クロツクと同期がとれており、タイムスロツ
トｎと０の間に出すクロツクであればよい。同期
回路１は伝送路系のクロツクと、クロツク同期を
とり又フレーム同期パターンＦによりフレーム同
期をとり、クロツク及び受信データ等をＳ／Ｐ変
換回路２へ、クロツクをアドレス及びクロツク発
生回路５に送る。アドレス及びクロツク発生回路
５はカウンタ等で構成され、クロツクをカウント
してタイムスロツト０〜ｎの位置にて予め定めて
あるメモリ上のアドレスを、アドレス選択回路７
に送ると共に、第２図ｂ，ｃに示す如く本処理系
で処理する必要のないタイムスロツト間にクロツ
クを発生しFF６に送る。
８に記憶するアドレスは初めからタイムスロツト
単位で定めてある。第２図ｃに示すクロツクは伝
送路クロツクと同期がとれており、タイムスロツ
トｎと０の間に出すクロツクであればよい。同期
回路１は伝送路系のクロツクと、クロツク同期を
とり又フレーム同期パターンＦによりフレーム同
期をとり、クロツク及び受信データ等をＳ／Ｐ変
換回路２へ、クロツクをアドレス及びクロツク発
生回路５に送る。アドレス及びクロツク発生回路
５はカウンタ等で構成され、クロツクをカウント
してタイムスロツト０〜ｎの位置にて予め定めて
あるメモリ上のアドレスを、アドレス選択回路７
に送ると共に、第２図ｂ，ｃに示す如く本処理系
で処理する必要のないタイムスロツト間にクロツ
クを発生しFF６に送る。
伝送路よりのタイムスロツト０〜ｎの例えば
（ｎ＋１）バイトの受信データはＳ／Ｐ変換回路
２にて変換され、アドレス及びクロツク発生回路
５よりのアドレスにてメモリ８上の所定の位置に
書込まれる。この時該受信データはエラーチエツ
ク回路３にてチエツクされメモリ８に書込まれる
がエラーチエツク回路３の出力はエラー時“０”
正常時“１”としている。
（ｎ＋１）バイトの受信データはＳ／Ｐ変換回路
２にて変換され、アドレス及びクロツク発生回路
５よりのアドレスにてメモリ８上の所定の位置に
書込まれる。この時該受信データはエラーチエツ
ク回路３にてチエツクされメモリ８に書込まれる
がエラーチエツク回路３の出力はエラー時“０”
正常時“１”としている。
一方処理回路系９は受信データをメモリ８より
取込む必要が生じた時は第２図ｄ，d′に示す如く
受信制御信号（以下RTCと略称する）をFF６に
送る。FF６はアドレス及びクロツク発生回路５
よりの伝送路クロツクと同期のとれている第２図
ｃに示す如きクロツクにて同期がとられ、メモリ
８への書込みが終つた時点で立上る第２図ｅ，
e′に示す如き受信制御信号（以下RTCSと略称す
る）となる。このRTCSは処理回路系９及びアド
レス選択回路７及びFF４に送られ、処理回路系
９はメモリ８より読み込む必要のあるデータのア
ドレスを選択回路７に送る。この時アドレス選択
回路７はRTCSにより処理回路系９よりのアドレ
スをメモリ８に送るようになつておりメモリ８を
アクセス可能となつている。又FF４はRTCSに
より、即ち受信データをメモリ８へ書込み終了時
点で、書込んだデータが正常かエラーがあつたか
を読取つて処理回路系９へ読取結果を送信する。
正常であれば処理回路系９は上記のアドレスにて
メモリ８をアクセスして、伝送路系クロツクより
遅い自分のクロツクにて、必要とするデータを読
取る。読取りが終了すると第２図ｄ，d′に示す如
くRTCの送信を止める。これによりRTCS第２
図ｅ，e′に示す如く次の第２図ｃに示すクロツク
にて立下りアドレス選択回路７の出力を、アドレ
ス及びクロツク発生回路５よりのアドレス側に切
替え元の状態とする。尚第２図ｅ，e′に示す
RTCSのタイミングはａの２回目のタイムスロツ
ト０〜ｎと重なつているがこれは第１回目のタイ
ムスロツト０〜ｎ内の受信データと同じ内容であ
り第１回目のタイムスロツト０〜ｎにてメモリ８
に書込んでいるので差支えはない。
取込む必要が生じた時は第２図ｄ，d′に示す如く
受信制御信号（以下RTCと略称する）をFF６に
送る。FF６はアドレス及びクロツク発生回路５
よりの伝送路クロツクと同期のとれている第２図
ｃに示す如きクロツクにて同期がとられ、メモリ
８への書込みが終つた時点で立上る第２図ｅ，
e′に示す如き受信制御信号（以下RTCSと略称す
る）となる。このRTCSは処理回路系９及びアド
レス選択回路７及びFF４に送られ、処理回路系
９はメモリ８より読み込む必要のあるデータのア
ドレスを選択回路７に送る。この時アドレス選択
回路７はRTCSにより処理回路系９よりのアドレ
スをメモリ８に送るようになつておりメモリ８を
アクセス可能となつている。又FF４はRTCSに
より、即ち受信データをメモリ８へ書込み終了時
点で、書込んだデータが正常かエラーがあつたか
を読取つて処理回路系９へ読取結果を送信する。
正常であれば処理回路系９は上記のアドレスにて
メモリ８をアクセスして、伝送路系クロツクより
遅い自分のクロツクにて、必要とするデータを読
取る。読取りが終了すると第２図ｄ，d′に示す如
くRTCの送信を止める。これによりRTCS第２
図ｅ，e′に示す如く次の第２図ｃに示すクロツク
にて立下りアドレス選択回路７の出力を、アドレ
ス及びクロツク発生回路５よりのアドレス側に切
替え元の状態とする。尚第２図ｅ，e′に示す
RTCSのタイミングはａの２回目のタイムスロツ
ト０〜ｎと重なつているがこれは第１回目のタイ
ムスロツト０〜ｎ内の受信データと同じ内容であ
り第１回目のタイムスロツト０〜ｎにてメモリ８
に書込んでいるので差支えはない。
(g) 発明の効果
以上詳細に説明した如く本発明によれば処理回
路系は伝送路系と非同期に動作していても、伝送
路のタイミングにそれ程支配されることなく受信
データをメモリを介して取り込むことが出来、従
つて処理回路系の設計は容易となり又データ受信
に関する負荷が軽減される効果がある。
路系は伝送路系と非同期に動作していても、伝送
路のタイミングにそれ程支配されることなく受信
データをメモリを介して取り込むことが出来、従
つて処理回路系の設計は容易となり又データ受信
に関する負荷が軽減される効果がある。
第１図は本発明の実施例のデータ受信方式のブ
ロツク図、第２図は第１図の各部の波形のタイム
チヤートである。 図中１は同期回路、２はＳ／Ｐ変換回路、３は
エラーチエツク回路、４，６はFF、５はアドレ
ス及びクロツク発生回路、７はアドレス選択回
路、８はメモリ、９は処理回路系、第２図ａのＦ
はフレーム同期パターン、０〜ｎは本処理系で使
用するタイムスロツト、１０は他系で使用するタ
イムスロツト部分を示す。
ロツク図、第２図は第１図の各部の波形のタイム
チヤートである。 図中１は同期回路、２はＳ／Ｐ変換回路、３は
エラーチエツク回路、４，６はFF、５はアドレ
ス及びクロツク発生回路、７はアドレス選択回
路、８はメモリ、９は処理回路系、第２図ａのＦ
はフレーム同期パターン、０〜ｎは本処理系で使
用するタイムスロツト、１０は他系で使用するタ
イムスロツト部分を示す。
Claims (1)
- １ 伝送路のデータ伝送速度とは非同期に動作し
ている処理回路系で、伝送路からの受信データを
処理するシステムにおいて、所定のタイムスロツ
ト内の受信データをメモリに書込む場合は、直並
列変換後、該受信データのタイムスロツトの位置
にて決まつているメモリのアドレスを発生するア
ドレス及びクロツク発生回路の出力のアドレス位
置に伝送路系のクロツクにて書込み、この書込ま
れた内容の内必要なデータを該処理回路系で読出
す場合は、該処理回路系より受信制御信号を発
し、これを該受信データの無い時のみクロツクを
発する該アドレス及びクロツク発生回路のクロツ
クに同期させ、この同期した選択信号により、該
アドレス及びクロツク発生回路のアドレス出力と
該処理回路系よりの該メモリよりデータを読出す
アドレス出力を入力しているアドレス選択回路
で、該処理回路系よりのアドレス出力を選択して
該処理回路系のクロツクにて読出すことを特徴と
するデータ受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013010A JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013010A JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58130651A JPS58130651A (ja) | 1983-08-04 |
| JPS6325737B2 true JPS6325737B2 (ja) | 1988-05-26 |
Family
ID=11821196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013010A Granted JPS58130651A (ja) | 1982-01-29 | 1982-01-29 | デ−タ受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130651A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221235U (ja) * | 1988-07-21 | 1990-02-13 | ||
| JPH02101937U (ja) * | 1989-01-31 | 1990-08-14 | ||
| JPH0354448U (ja) * | 1989-09-26 | 1991-05-27 | ||
| WO2020194668A1 (ja) * | 2019-03-28 | 2020-10-01 | 三菱電機株式会社 | 梱包装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174954U (ja) * | 1984-04-25 | 1985-11-20 | クラリオン株式会社 | デ−タ処理方式 |
-
1982
- 1982-01-29 JP JP57013010A patent/JPS58130651A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221235U (ja) * | 1988-07-21 | 1990-02-13 | ||
| JPH02101937U (ja) * | 1989-01-31 | 1990-08-14 | ||
| JPH0354448U (ja) * | 1989-09-26 | 1991-05-27 | ||
| WO2020194668A1 (ja) * | 2019-03-28 | 2020-10-01 | 三菱電機株式会社 | 梱包装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58130651A (ja) | 1983-08-04 |
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