JPH01303565A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH01303565A JPH01303565A JP13364988A JP13364988A JPH01303565A JP H01303565 A JPH01303565 A JP H01303565A JP 13364988 A JP13364988 A JP 13364988A JP 13364988 A JP13364988 A JP 13364988A JP H01303565 A JPH01303565 A JP H01303565A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
画像処理や音声処理でのフィルタリング処理の分野で頻
繁に使用される高速フーリエ変換（ＦＦＴ）の演算を高
速に実行するデータ処理装置に関し、高速フーリエ変換
（ＦＦＴ）の演算を実行する際に必要となるバタフライ
演算の為のアドレスの発生を、経済的に、且つ高速に行
うことを目的とし、乗算累積を行う機構を備えた演算器
と、該演算器に対する演算データを一時格納するデータ
メモリと、該データメモリのアドレスを発生するアドレ
ス発生器とを備えたデータ処理装置であって、上記アド
レス発生器にリードアドレスは順次アドレスを発生し、
ライトアドレスは順次アドレスを発生するか、又は、第
１走査目は偶数アドレスを発生し、第２走査目は奇数ア
ドレスを発生するかを選択的に切り替える手段を備えて
、入力データを上記データメモリに格納するときには、
上記切り替え手段によって、第１走査目は偶数アドレス
に格納し、第２走査目には奇数アドレスに格納したデー
タを、順次アドレスで読み出して上記演算器に入力して
乗算累積演算を行い、該演算結果を上記データメモリに
格納することを繰り返してバタフライ演算を行い、高速
フーリエ変換を行うように構成する。
繁に使用される高速フーリエ変換（ＦＦＴ）の演算を高
速に実行するデータ処理装置に関し、高速フーリエ変換
（ＦＦＴ）の演算を実行する際に必要となるバタフライ
演算の為のアドレスの発生を、経済的に、且つ高速に行
うことを目的とし、乗算累積を行う機構を備えた演算器
と、該演算器に対する演算データを一時格納するデータ
メモリと、該データメモリのアドレスを発生するアドレ
ス発生器とを備えたデータ処理装置であって、上記アド
レス発生器にリードアドレスは順次アドレスを発生し、
ライトアドレスは順次アドレスを発生するか、又は、第
１走査目は偶数アドレスを発生し、第２走査目は奇数ア
ドレスを発生するかを選択的に切り替える手段を備えて
、入力データを上記データメモリに格納するときには、
上記切り替え手段によって、第１走査目は偶数アドレス
に格納し、第２走査目には奇数アドレスに格納したデー
タを、順次アドレスで読み出して上記演算器に入力して
乗算累積演算を行い、該演算結果を上記データメモリに
格納することを繰り返してバタフライ演算を行い、高速
フーリエ変換を行うように構成する。
本発明は、画像処理や音声処理で、のフィルタリング処
理の分野で頻繁に使用される高速フーリエ変換（ＦＦＴ
）の演算を高速に実行するデータ処理装置に関する。
理の分野で頻繁に使用される高速フーリエ変換（ＦＦＴ
）の演算を高速に実行するデータ処理装置に関する。
最近の計算機システムの高速化に伴い、画像処理や音声
処理を経済的に実現する専用システムや。
処理を経済的に実現する専用システムや。
ワークステーション等が出現し、フィルタリング処理等
で使用される高速フーリエ変換（ＦＦＴ）も、これらの
計算機システムで実現したいという要望が強くなってい
る。
で使用される高速フーリエ変換（ＦＦＴ）も、これらの
計算機システムで実現したいという要望が強くなってい
る。
然し、高速フーリエ変換（ＦＦＴ）は処理が複雑で通常
のマイクロプロセッサでは非常に時間がかかることから
、未だに大型の計算機システムや、専用のハードウェア
等高価な装置でなければ実用的でないのが現状である。
のマイクロプロセッサでは非常に時間がかかることから
、未だに大型の計算機システムや、専用のハードウェア
等高価な装置でなければ実用的でないのが現状である。
最近の半導体技術の進歩に支えられて、該高速フーリエ
変換（ＦＦＴ）を高速に実行することが可能なディジタ
ルシグナルプロセッサ（ＤＳＰ）が出現し、パーソナル
コンピュータ等に付加して、該高速フーリエ変換（ＦＦ
Ｔ）を実行することも行われるようになってきたが、か
かるディジタルシグナルプロセッサ（ＤＳＰ） （純
ハードウェア構成か、ファームウェア制御がある）は高
価である上に、ファームウェア制御の場合には、ファー
ムウェアの開発に手間がかかる問題があり、経済的に、
且つ簡単に、該高速フーリエ変換（ＦＦＴ）を実行でき
るデータ処理装置が必要とされていた。
変換（ＦＦＴ）を高速に実行することが可能なディジタ
ルシグナルプロセッサ（ＤＳＰ）が出現し、パーソナル
コンピュータ等に付加して、該高速フーリエ変換（ＦＦ
Ｔ）を実行することも行われるようになってきたが、か
かるディジタルシグナルプロセッサ（ＤＳＰ） （純
ハードウェア構成か、ファームウェア制御がある）は高
価である上に、ファームウェア制御の場合には、ファー
ムウェアの開発に手間がかかる問題があり、経済的に、
且つ簡単に、該高速フーリエ変換（ＦＦＴ）を実行でき
るデータ処理装置が必要とされていた。
〔従来の技術と発明が解決しようとする課題〕第３図は
従来の高速フーリエ変換処理方式を説明する図であって
、（ａ）は高速フーリエ変換（ＦＦＴ）の原理図であり
、（ｂ）はディジタルシグナルプロセッサ（ＤＳＰ）で
のアドレス発生の原理を示し、（ｃｌ）はソフトウェア
で高速フーリエ変換（ＦＦＴ）を実施するシステム例を
示し、（ｃ２）は上記ディジタルシグナルプロセッサ（
ＤＳＰ）を使用したシステム例を示している。
従来の高速フーリエ変換処理方式を説明する図であって
、（ａ）は高速フーリエ変換（ＦＦＴ）の原理図であり
、（ｂ）はディジタルシグナルプロセッサ（ＤＳＰ）で
のアドレス発生の原理を示し、（ｃｌ）はソフトウェア
で高速フーリエ変換（ＦＦＴ）を実施するシステム例を
示し、（ｃ２）は上記ディジタルシグナルプロセッサ（
ＤＳＰ）を使用したシステム例を示している。
先ず、（ａ）に、データ数Ｎ・８に対する基数＝２のと
きの時間間引き型高速フーリエ変換（以下、ＦＦＴとい
う）の原理を示している。（ｒ Ｆ’Ｆ Ｔの使い方」
、安居院猛、中島正之著、１９８１年３月、廣済堂産報
出版刊、参照） 図中、Ｏで示した部分が演算部であり、それぞれ、 Ｘ＝ｘ＋ｗ’ｙ （Ｘ＝八へ＋Ｗ’Ａｔ＋”’−’
）Ｙ−ｘ −ｗ’ｙ （Ｙ＝Ａｏ−ｗ’Ａａ＋−・・
）但し、−〇は係数で、図中、０，１，２．３・−で示
されている。
きの時間間引き型高速フーリエ変換（以下、ＦＦＴとい
う）の原理を示している。（ｒ Ｆ’Ｆ Ｔの使い方」
、安居院猛、中島正之著、１９８１年３月、廣済堂産報
出版刊、参照） 図中、Ｏで示した部分が演算部であり、それぞれ、 Ｘ＝ｘ＋ｗ’ｙ （Ｘ＝八へ＋Ｗ’Ａｔ＋”’−’
）Ｙ−ｘ −ｗ’ｙ （Ｙ＝Ａｏ−ｗ’Ａａ＋−・・
）但し、−〇は係数で、図中、０，１，２．３・−で示
されている。
というバタフライ演算を行う。
本図から明らかなように、１段目では、上記のように、
先ず、Ｘ ” Ａ Ｏ＋ Ｖ ＝ Ａ ４で演算される
ので、アドレスＯとアドレス４のデータ間の演算を行わ
なければならない。
先ず、Ｘ ” Ａ Ｏ＋ Ｖ ＝ Ａ ４で演算される
ので、アドレスＯとアドレス４のデータ間の演算を行わ
なければならない。
以下、同様の計算を続ける為には、アドレスはＯ→４→
２→６→１→５呻３→７という順序に発生されなければ
ならない。勿論、これはデータの１（Ｎ） （（ａ）
図の例では、Ｎ＝８である）によって変わるものであり
固定的ではない。
２→６→１→５呻３→７という順序に発生されなければ
ならない。勿論、これはデータの１（Ｎ） （（ａ）
図の例では、Ｎ＝８である）によって変わるものであり
固定的ではない。
このアドレスの発生に、非常に時間がかかる為、従来の
ＦＦＴ演算では、例えば、大型の高速計算機を使用して
、ソフトウェアで行っていた。
ＦＦＴ演算では、例えば、大型の高速計算機を使用して
、ソフトウェアで行っていた。
然し、最近ではこ０ＦＦＴ演算をファームウェア化した
り、或いは、純ハードウェアで高集積（ＬＳｉ）化した
、前述のディジタルシグナルプロセッサ（ＤＳＰ）が出
現している。
り、或いは、純ハードウェアで高集積（ＬＳｉ）化した
、前述のディジタルシグナルプロセッサ（ＤＳＰ）が出
現している。
このファームウェア（ＲＯＭ）、又は純ハードウェアに
よるＦＦＴ演算のアドレス発生の原理は、（ｂ）図に示
したビットリバースによる方法を用いる。
よるＦＦＴ演算のアドレス発生の原理は、（ｂ）図に示
したビットリバースによる方法を用いる。
（ｂ）図では、データ数Ｎ・８、従って、アドレスビッ
トが３ビツトの場合を示している。具体的には、第２ビ
ツト目と第２ビツト目とをリバースしている例である。
トが３ビツトの場合を示している。具体的には、第２ビ
ツト目と第２ビツト目とをリバースしている例である。
この図のように、アドレスのビットリバースを行えば、
高速にＦＦＴ演算の為のアドレスを発生させることがで
きるが、これは、アドレスを構成している複数個のビッ
トデータを入力とするマルチプレクサ（ＭＰＸ）で構成
しなければならず、アドレスのビット数が増加すると回
路量が膨大になり、高集積化してもゲート数が大きくな
り、現在のテクノロジーではあまりにも負担が大きいと
いう問題がある。例えば、アドレスのビット数が１６ビ
ツト （６４にビットデータをＦＦＴの演算対象とする
場合）になると、１６人力のマルチプレクサ（ＭＰＸ）
が１６個必要になる。
高速にＦＦＴ演算の為のアドレスを発生させることがで
きるが、これは、アドレスを構成している複数個のビッ
トデータを入力とするマルチプレクサ（ＭＰＸ）で構成
しなければならず、アドレスのビット数が増加すると回
路量が膨大になり、高集積化してもゲート数が大きくな
り、現在のテクノロジーではあまりにも負担が大きいと
いう問題がある。例えば、アドレスのビット数が１６ビ
ツト （６４にビットデータをＦＦＴの演算対象とする
場合）になると、１６人力のマルチプレクサ（ＭＰＸ）
が１６個必要になる。
通常の画像処理等においては、例えば、データｆｉＮは
１０２４ビツト〜６４ ｋビット （然も、二次元）
構成）程度が必要であり、上記の例のようにビ
・ノドリバースによる方法では現実的でなくなるという
問題があった。
１０２４ビツト〜６４ ｋビット （然も、二次元）
構成）程度が必要であり、上記の例のようにビ
・ノドリバースによる方法では現実的でなくなるという
問題があった。
上記のソフトウェア、又はディジタルシグナルプロセッ
サ（ＤＳＰ）によるアドレス発生手段を用いた画像処理
システムの例を示したものが（ｃｌ） 、 （ｃ２）図
である。
サ（ＤＳＰ）によるアドレス発生手段を用いた画像処理
システムの例を示したものが（ｃｌ） 、 （ｃ２）図
である。
（ｃｌ）図の例におい才は、中央処理装置（ＣＰ［Ｉ）
１が主記憶装置（ＭＳ） ２上のＦＰＴプログラム２
１を実行して、画像処理装置４が処理中の画像メモリ３
上の画像データを主記憶装置（ＭＳ） ２上に読み取り
、該読み取った画像データに対して、上記ＦＦＴプログ
ラムでＦＦＴ演算を施した後、画像メモリ３に戻す処理
となるが、上記ＦＦＴ演算に必要なアドレスの計算をソ
フトウェアで行う為、該アドレスの計算に時間がかかる
ことから、大型で高速な計算機システムにしか適用でき
ないという問題があった。
１が主記憶装置（ＭＳ） ２上のＦＰＴプログラム２
１を実行して、画像処理装置４が処理中の画像メモリ３
上の画像データを主記憶装置（ＭＳ） ２上に読み取り
、該読み取った画像データに対して、上記ＦＦＴプログ
ラムでＦＦＴ演算を施した後、画像メモリ３に戻す処理
となるが、上記ＦＦＴ演算に必要なアドレスの計算をソ
フトウェアで行う為、該アドレスの計算に時間がかかる
ことから、大型で高速な計算機システムにしか適用でき
ないという問題があった。
（ｃ２）図の例では、該画像処理システムに、前述のデ
ィジタルシグナルプロセッサ（ＤＳＰ） ５を設けて、
中央処理装置（ＣＰＵ） １の指示に基づいて、該ディ
ジタルシグナルプロセッサ（ＤＳＰ） ５が画像メモリ
３から画像データを読み取り、ＦＦＴ演算を施して画像
メモリ３に戻す方式であるが、該ディジタルシグナルプ
ロセッサ（ＤＳＰ） ５内において、前述のように、純
ハードウェア手段、或いはファームウェア手段により、
例えば、ビットリバース方式で高速にＦＦＴ演算の為の
アドレスを発生するようにすれば、高速にＦＦＴ演算が
実現できることになるが、データ数が増加すると、ハー
ドウェア量が増加するか、ファームウェアによる場合に
は、該ファームウェアの開発に手間がかかつて高価にな
り、パーソナルコンピュータ等に付加して、ＦＦＴ演算
を行えるようにするには不経済であるという問題があっ
た。
ィジタルシグナルプロセッサ（ＤＳＰ） ５を設けて、
中央処理装置（ＣＰＵ） １の指示に基づいて、該ディ
ジタルシグナルプロセッサ（ＤＳＰ） ５が画像メモリ
３から画像データを読み取り、ＦＦＴ演算を施して画像
メモリ３に戻す方式であるが、該ディジタルシグナルプ
ロセッサ（ＤＳＰ） ５内において、前述のように、純
ハードウェア手段、或いはファームウェア手段により、
例えば、ビットリバース方式で高速にＦＦＴ演算の為の
アドレスを発生するようにすれば、高速にＦＦＴ演算が
実現できることになるが、データ数が増加すると、ハー
ドウェア量が増加するか、ファームウェアによる場合に
は、該ファームウェアの開発に手間がかかつて高価にな
り、パーソナルコンピュータ等に付加して、ＦＦＴ演算
を行えるようにするには不経済であるという問題があっ
た。
本発明は上記従来の欠点に鑑み、画像処理や音声処理で
のフィルタリング処理の分野で頻繁に使用される高速フ
ーリエ変換（ＦＦＴ）の演算を高速に実行するデータ処
理装置において、該高速フーリエ変換（ＦＦＴ）の演算
を実行する際に必要となるバタフライ演算の為のアドレ
スの発生を経済的に。
のフィルタリング処理の分野で頻繁に使用される高速フ
ーリエ変換（ＦＦＴ）の演算を高速に実行するデータ処
理装置において、該高速フーリエ変換（ＦＦＴ）の演算
を実行する際に必要となるバタフライ演算の為のアドレ
スの発生を経済的に。
且つ高速に行う方式を提供することを目的とするもので
ある。
ある。
第１図は本発明のデータ処理装置における原理を示した
図である。
図である。
上記の問題点は下記の如くに構成されたデータ処理装置
によって解決される。
によって解決される。
乗算累積を行う機構を備えた演算器６と、該演算器６に
対する演算データを一時格納するデータメモリ３と、該
データメモリ３のアドレスを発生するアドレス発生器３
１とを備えたデータ処理装置であって、 上記アドレス発生器３１にリードアドレスは順次アドレ
スを発生■し、ライトアドレスは順次アドレスを発生す
るか、又は、第１走査目は偶数アドレスを発生■し、第
２走査目は奇数アドレスを発生■するかを選択的に切り
替える手段３２１を備えて、 入力データを上記データメモリ３に格納するときには、
上記切り替え手段３２１によって、第１走査目は偶数ア
ドレスに格納し、第２走査目には奇数アドレスに格納し
たデータを、順次アドレスで読み出して上記演算器６に
入力して乗算累積演算を行い、該演算結果を上記データ
メモリ３に格納することを繰り返してバタフライ演算を
行い、高速フーリエ変換を行うように構成する。
対する演算データを一時格納するデータメモリ３と、該
データメモリ３のアドレスを発生するアドレス発生器３
１とを備えたデータ処理装置であって、 上記アドレス発生器３１にリードアドレスは順次アドレ
スを発生■し、ライトアドレスは順次アドレスを発生す
るか、又は、第１走査目は偶数アドレスを発生■し、第
２走査目は奇数アドレスを発生■するかを選択的に切り
替える手段３２１を備えて、 入力データを上記データメモリ３に格納するときには、
上記切り替え手段３２１によって、第１走査目は偶数ア
ドレスに格納し、第２走査目には奇数アドレスに格納し
たデータを、順次アドレスで読み出して上記演算器６に
入力して乗算累積演算を行い、該演算結果を上記データ
メモリ３に格納することを繰り返してバタフライ演算を
行い、高速フーリエ変換を行うように構成する。
即ち、本発明によれば、画像処理や音声処理でのフィル
タリング処理の分野で頻繁に使用される高速フーリエ変
換（ＦＦＴ）の演算を高速に実行するデータ処理装置に
おいて、バタフライ演算に必要なアドレスを発生するの
に、該データ処理装置に入力された、例えば、８個のデ
ータ（Ａ、〜Ａ、）（状態０で示す）をデータメモリの
０番地から１アドレスおきに、最初は偶数アドレスに該
入力データを格納し、該アドレスＡｂ＝（１／２） ｎ
（ｎはデータの数二上記の例ではｎ＝８である）−４
迄きたら、該アドレスを°Ｏ”に戻し、“＋１゛シて、
同じように１アドレスおき（奇数アドレス）に該入力デ
ータを格納する。 （状態１） この状態で該データメモリを順次アドレスでリードして
演算器（乗算累算器）に入力すれば、八。→Ａ４＝＋Ａ
、＝＞＾、 ＝＞Ａ ２−ＯＡ ６悼Ａ、→Ａ。
タリング処理の分野で頻繁に使用される高速フーリエ変
換（ＦＦＴ）の演算を高速に実行するデータ処理装置に
おいて、バタフライ演算に必要なアドレスを発生するの
に、該データ処理装置に入力された、例えば、８個のデ
ータ（Ａ、〜Ａ、）（状態０で示す）をデータメモリの
０番地から１アドレスおきに、最初は偶数アドレスに該
入力データを格納し、該アドレスＡｂ＝（１／２） ｎ
（ｎはデータの数二上記の例ではｎ＝８である）−４
迄きたら、該アドレスを°Ｏ”に戻し、“＋１゛シて、
同じように１アドレスおき（奇数アドレス）に該入力デ
ータを格納する。 （状態１） この状態で該データメモリを順次アドレスでリードして
演算器（乗算累算器）に入力すれば、八。→Ａ４＝＋Ａ
、＝＞＾、 ＝＞Ａ ２−ＯＡ ６悼Ａ、→Ａ。
という順序で該演算器に入力でき、前述のバタフライ演
算の第１段目が実現できる。
算の第１段目が実現できる。
該演算器の出力を同様にして、１アドレス毎にデータメ
モリに書込み、読出すときは順次アドレスで読出して演
算器に入力するようにすれば、２段目、３段目、−のバ
タフライ演算も実現できることになる。（状態２．３参
照−・） 従って、本発明によれば、簡単な回路でバタフライ演算
の為のアドレスを発生でき、経済的に、ＦＦＴ演算が高
速に実行できる効果がある。
モリに書込み、読出すときは順次アドレスで読出して演
算器に入力するようにすれば、２段目、３段目、−のバ
タフライ演算も実現できることになる。（状態２．３参
照−・） 従って、本発明によれば、簡単な回路でバタフライ演算
の為のアドレスを発生でき、経済的に、ＦＦＴ演算が高
速に実行できる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明のデータ処理装置の原理を示した
図であり、第２図は本発明の一実施例を示した図であっ
て、第２図におけるデータメモリ３に対するアドレス発
生手段３１の最下位ビット切り替え手段３２１が本発明
を実施するきに必要な手段である。尚、全図を通して同
じ符号は同じ対象物を示している。
図であり、第２図は本発明の一実施例を示した図であっ
て、第２図におけるデータメモリ３に対するアドレス発
生手段３１の最下位ビット切り替え手段３２１が本発明
を実施するきに必要な手段である。尚、全図を通して同
じ符号は同じ対象物を示している。
以下、第１図を参照しながら第２図によって本発明のバ
タフライ演算に対するアドレス発生方式を説明する。
タフライ演算に対するアドレス発生方式を説明する。
本発明のデータ処理装置の場合、データメモリ３は、例
えば、高速なスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）を使用するのが望ましい。又、画像処理のよう
な大容量のメモリが必要な場合には、第２図に示した外
部バスを通じて外部に持つようにし、ＦＰＴ演算に必要
なデータのみを、該データメモリ３に取り出して該ＦＦ
Ｔ演算を行うようにしてもよい。
えば、高速なスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）を使用するのが望ましい。又、画像処理のよう
な大容量のメモリが必要な場合には、第２図に示した外
部バスを通じて外部に持つようにし、ＦＰＴ演算に必要
なデータのみを、該データメモリ３に取り出して該ＦＦ
Ｔ演算を行うようにしてもよい。
前述のように、バクフライ演算の為のアドレスを発生さ
せる為には、例えば、８個のデータ（Ａ。
せる為には、例えば、８個のデータ（Ａ。
〜へ、）（第１図の状態Ｏを参照）をデータメモリの０
番地から１アドレスおきに、最初は偶数アドレスに該入
力データを格納し、該アドレスＡｋ・（１／２） ｎ
（ｎはデータの数：上記の例ではｎ＝８である）＝４迄
きたら、該アドレスを°Ｏ゛に戻し、＋１”して、同じ
ように１アドレスおき（奇数アドレス）に該入力データ
を格納する（第１図の状態１参照）必要′がある。
番地から１アドレスおきに、最初は偶数アドレスに該入
力データを格納し、該アドレスＡｋ・（１／２） ｎ
（ｎはデータの数：上記の例ではｎ＝８である）＝４迄
きたら、該アドレスを°Ｏ゛に戻し、＋１”して、同じ
ように１アドレスおき（奇数アドレス）に該入力データ
を格納する（第１図の状態１参照）必要′がある。
即ち、該Ｎ個の画像データの１７２（これを、第１走査
という）迄は、例えば、偶数アドレスを発生■し、次の
１７２（これを、第２走査という）に対しては奇数アド
レスを発生■させる必要がある。
という）迄は、例えば、偶数アドレスを発生■し、次の
１７２（これを、第２走査という）に対しては奇数アド
レスを発生■させる必要がある。
このようなアドレスの発生を行うのに、本実施例では、
ライトアドレスを発生する際、マルチプレクサ（ＭＰＸ
） ３２１において、ＦＦＴ演算であるという条件で、
ライトアドレスカウンタ（ＣＮＴＩ） ３２０を画像デ
ータの数ｎの１７２迄をカウントできるように構成し、
そのキャリ信号（Ｃ）を、該デルタメモリ３に対するア
ドレスの最下位ビットとするように機能させることによ
り、最初の第１走査では、該キャリ（Ｃ）・０であるの
で偶数アドレスが発生■でき、次の該キャリ（Ｃ）が入
力された第２走査では、該キャリ（Ｃ）＝１であるので
奇数アドレスが発生■できる。勿論、該マルチプレクサ
（ＭＰＸ） ３２１はＦＦＴ演算でない時には、該ライ
トアドレスカウンタ（ＣＮＴＩ） ３２０の最下位ビッ
トを出力し、このときのライトアドレスは順次アドレス
として機能する。
ライトアドレスを発生する際、マルチプレクサ（ＭＰＸ
） ３２１において、ＦＦＴ演算であるという条件で、
ライトアドレスカウンタ（ＣＮＴＩ） ３２０を画像デ
ータの数ｎの１７２迄をカウントできるように構成し、
そのキャリ信号（Ｃ）を、該デルタメモリ３に対するア
ドレスの最下位ビットとするように機能させることによ
り、最初の第１走査では、該キャリ（Ｃ）・０であるの
で偶数アドレスが発生■でき、次の該キャリ（Ｃ）が入
力された第２走査では、該キャリ（Ｃ）＝１であるので
奇数アドレスが発生■できる。勿論、該マルチプレクサ
（ＭＰＸ） ３２１はＦＦＴ演算でない時には、該ライ
トアドレスカウンタ（ＣＮＴＩ） ３２０の最下位ビッ
トを出力し、このときのライトアドレスは順次アドレス
として機能する。
マルチプレクサ（ＭＰＸ） ３２２においては、Ｒ／Ｗ
信号により、リード（Ｒ）の場合には、リードアドレス
カウンタ（ＣＮＴＯ） ３１０の順次アドレスを、ライ
ト（誓）の場合には上記のライトアドレスとを切り替え
るように機能する。
信号により、リード（Ｒ）の場合には、リードアドレス
カウンタ（ＣＮＴＯ） ３１０の順次アドレスを、ライ
ト（誓）の場合には上記のライトアドレスとを切り替え
るように機能する。
このようにして、リードサイクルの時には、順次アドレ
スでデータメモリ３からデータを読み出し、バッファ６
１，６２にバッファリングし、係数メモリ６３から当該
バタフライ演算に必要な係数−０゜１４＋、−−を読み
出し、バッファ６４にバッファリングして、乗算累算器
６で第 図（ａ）に示したバタフライ演算を行い、ライ
トサイクルでは、該演算結果出力について、本発明のア
ドレス発生手段３１で生成■された１つおきの偶数、又
は、奇数アドレスに基づいて、データメモリ３に書き込
む（第１図の状ａ２．ａ、−・−参照）ことを繰り返す
ことを、第２図に示したライトアドレスカウンタ（ＣＮ
Ｔ１） ３２０のキャリ（Ｃ） ビットをライトアド
レスの最下位ビットに出力するという簡単な回路で実現
することにより、ＦＦＴ演算を高速に行うことができる
。
スでデータメモリ３からデータを読み出し、バッファ６
１，６２にバッファリングし、係数メモリ６３から当該
バタフライ演算に必要な係数−０゜１４＋、−−を読み
出し、バッファ６４にバッファリングして、乗算累算器
６で第 図（ａ）に示したバタフライ演算を行い、ライ
トサイクルでは、該演算結果出力について、本発明のア
ドレス発生手段３１で生成■された１つおきの偶数、又
は、奇数アドレスに基づいて、データメモリ３に書き込
む（第１図の状ａ２．ａ、−・−参照）ことを繰り返す
ことを、第２図に示したライトアドレスカウンタ（ＣＮ
Ｔ１） ３２０のキャリ（Ｃ） ビットをライトアド
レスの最下位ビットに出力するという簡単な回路で実現
することにより、ＦＦＴ演算を高速に行うことができる
。
尚、ライトアドレスとして、上記順次アドレスを使用す
る場合は、該乗算累算器６で通常の演算を行う場合等に
使用される。
る場合は、該乗算累算器６で通常の演算を行う場合等に
使用される。
このように、本発明は、ＦＦＴ演算におけるバタフライ
演算の為のアドレスを発生させるのに、該ＦＦＴ演算の
ライトサイクルにおいて、ライトアドレスカウンタ（Ｃ
ＮＴＩ）のキャリ信号を該ライトアドレスの最下位ビッ
トにして、入力データ、或いは演算結果データをデータ
メモリに書き込む際のアドレスの発生■を１アドレスお
きとするようにし、該データメモリから被演算データを
読み出す際には、通常の順次アドレスを発生■してリー
ドするようにした所に特徴がある。。
演算の為のアドレスを発生させるのに、該ＦＦＴ演算の
ライトサイクルにおいて、ライトアドレスカウンタ（Ｃ
ＮＴＩ）のキャリ信号を該ライトアドレスの最下位ビッ
トにして、入力データ、或いは演算結果データをデータ
メモリに書き込む際のアドレスの発生■を１アドレスお
きとするようにし、該データメモリから被演算データを
読み出す際には、通常の順次アドレスを発生■してリー
ドするようにした所に特徴がある。。
以上、詳細、に説明したように、本発明のデータ処理装
置は、乗算累積を行う機構を備えた演算器と、該演算器
に対する演算データを一時格納するデータメモリと、該
データメモリのアドレスを発生するアドレス発生器とを
備えたデータ処理装置において、上記アドレス発生器に
リードアドレスは順次アドレスを発生■し、ライトアド
レスは順次アドレスを発生するか、又は、第１走査目は
偶数アドレスを発生■し、第２走査目は奇数アドレスを
発生■するかを選択的に切り替える手段を備えて、入力
データを上記データメモリに格納するときには、上記切
り替え手段によって、第１走査目は偶数アドレスに格納
し、第２走査目には奇数アドレスに格納したデータを、
順次アドレスで読み出して上記演算器に入力して乗算累
積演算を行い、該演算結果を上記データメモリに格納す
ることを繰り返してバタフライ演算を行い、高速フーリ
エ変換を行うようにしたものであるので、簡単な回路で
バタフライ演算の為のアドレスを発生でき、経済的に、
ＦＦＴ演算が高速に実行できる効果がある。
置は、乗算累積を行う機構を備えた演算器と、該演算器
に対する演算データを一時格納するデータメモリと、該
データメモリのアドレスを発生するアドレス発生器とを
備えたデータ処理装置において、上記アドレス発生器に
リードアドレスは順次アドレスを発生■し、ライトアド
レスは順次アドレスを発生するか、又は、第１走査目は
偶数アドレスを発生■し、第２走査目は奇数アドレスを
発生■するかを選択的に切り替える手段を備えて、入力
データを上記データメモリに格納するときには、上記切
り替え手段によって、第１走査目は偶数アドレスに格納
し、第２走査目には奇数アドレスに格納したデータを、
順次アドレスで読み出して上記演算器に入力して乗算累
積演算を行い、該演算結果を上記データメモリに格納す
ることを繰り返してバタフライ演算を行い、高速フーリ
エ変換を行うようにしたものであるので、簡単な回路で
バタフライ演算の為のアドレスを発生でき、経済的に、
ＦＦＴ演算が高速に実行できる効果がある。
第１図は本発明のデータ処理装置の原理を示した図。
第２図は本発明の一実施例を示した図。
第３図は従来の゛高速フーリエ変換処理方式を説明する
図。 である。 図面において、 １は中央処理装置（ＣＰＵ） 、 ２は主記憶装置（Ｍ
Ｓ） 。 ２１はＦＦＴプログラム。 ３は画像メモリ、又はデータメモリ。 ４は画像処理装置。 ５はディジタルシグナルプロセッサ（ＤＳＰ） 。 ６は乗算累算器、又は、単に演算器。 ３１はアドレス発生器。 ３１０はリードアドレスカウンタ（ＣＮＴＯ） 。 ３２０はライトアドレスカウンタ（ＣＮＴＩ） 。 ３２１．３２２はマルチプレクサ（ＭＰＸ） 。 ＦＦＴは高速フーリエ変換。 ＾。、 ＡＩ＋ Ａｚ、 −−−、Ｂ。、 Ｂ＋、 Ｂ
ｚ、 ’−’−はデータ。 Ｗ’、 Ｗ’ 、−・・はバタフライ演算の係数。 ■、■はアドレス発生手段。 をそれぞれ示す。 ４大Ｂ ｏ ［Ｅ戸巨７巨］巨１万４下１７０
７］ 入力、−−２１、」［シード （１
ツ嚢ンズｒｌ′ｂズンＵ ライト （１１ドＵλシき
ン Ｄｙ ｐ、 ３ Ｃ，Ｃ，Ｃ２Ｃ，（
：４Ｃ５（夏Ｆ［１−−３Ｕ ソード （す；欠嗅ス
ン 本金明ｎデーク久ｆ【製１ａ原理Σホ蹟図第 １ 図 本を明の一賞方己イ列を示した図 落 ２ 図 一陳トー２段目−□ ３段口□ （ａ） イχ米ｎ高猛フーリエ変４呉良チ１方式を言り月する間
第 ３ 図（そのｊ） ｏ 、＋： ｏｏｏ
ｏｏｏ ＝ 。 ５＝ＩＯＩ Ｉｃ）ｌ ＝
５６＝ＩＩ０ ０１１ ＝
３７＝／／／ ＩＮ ＝
７（リ イχ、釆／）高湿フーリＬ変慢、処理方式を言え日月す
る間第 ５ 図 （ぞの２ン 了見東ｎ 高速フーソＬ蛮喚久Ｊ里方民を盲え朗する間
第 ３ 図 （その３）
図。 である。 図面において、 １は中央処理装置（ＣＰＵ） 、 ２は主記憶装置（Ｍ
Ｓ） 。 ２１はＦＦＴプログラム。 ３は画像メモリ、又はデータメモリ。 ４は画像処理装置。 ５はディジタルシグナルプロセッサ（ＤＳＰ） 。 ６は乗算累算器、又は、単に演算器。 ３１はアドレス発生器。 ３１０はリードアドレスカウンタ（ＣＮＴＯ） 。 ３２０はライトアドレスカウンタ（ＣＮＴＩ） 。 ３２１．３２２はマルチプレクサ（ＭＰＸ） 。 ＦＦＴは高速フーリエ変換。 ＾。、 ＡＩ＋ Ａｚ、 −−−、Ｂ。、 Ｂ＋、 Ｂ
ｚ、 ’−’−はデータ。 Ｗ’、 Ｗ’ 、−・・はバタフライ演算の係数。 ■、■はアドレス発生手段。 をそれぞれ示す。 ４大Ｂ ｏ ［Ｅ戸巨７巨］巨１万４下１７０
７］ 入力、−−２１、」［シード （１
ツ嚢ンズｒｌ′ｂズンＵ ライト （１１ドＵλシき
ン Ｄｙ ｐ、 ３ Ｃ，Ｃ，Ｃ２Ｃ，（
：４Ｃ５（夏Ｆ［１−−３Ｕ ソード （す；欠嗅ス
ン 本金明ｎデーク久ｆ【製１ａ原理Σホ蹟図第 １ 図 本を明の一賞方己イ列を示した図 落 ２ 図 一陳トー２段目−□ ３段口□ （ａ） イχ米ｎ高猛フーリエ変４呉良チ１方式を言り月する間
第 ３ 図（そのｊ） ｏ 、＋： ｏｏｏ
ｏｏｏ ＝ 。 ５＝ＩＯＩ Ｉｃ）ｌ ＝
５６＝ＩＩ０ ０１１ ＝
３７＝／／／ ＩＮ ＝
７（リ イχ、釆／）高湿フーリＬ変慢、処理方式を言え日月す
る間第 ５ 図 （ぞの２ン 了見東ｎ 高速フーソＬ蛮喚久Ｊ里方民を盲え朗する間
第 ３ 図 （その３）
Claims (1)
- 【特許請求の範囲】 乗算累積を行う機構を備えた演算器（６）と、該演算器
（６）に対する演算データを一時格納するデータメモリ
（３）と、該データメモリ（３）のアドレスを発生する
アドレス発生器（３１）とを備えたデータ処理装置であ
って、 上記アドレス発生器（３１）にリードアドレスは順次ア
ドレスを発生（［１］）し、ライトアドレスは順次アド
レスを発生するか、又は、第１走査目は偶数アドレスを
発生し、第２走査目は奇数アドレスを発生（［２］）す
るかを選択的に切り替える手段（３２１）を備えて、 入力データを上記データメモリ（３）に格納するときに
は、上記切り替え手段（３２１）によって、第１走査目
は偶数アドレスに格納し、第２走査目には奇数アドレス
に格納したデータを、順次アドレスで読み出して上記演
算器（６）に入力して乗算累積演算を行い、該演算結果
を上記データメモリ（３）に格納することを繰り返して
バタフライ演算を行い、高速フーリエ変換（ＦＦＴ）を
行うことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13364988A JPH01303565A (ja) | 1988-05-31 | 1988-05-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13364988A JPH01303565A (ja) | 1988-05-31 | 1988-05-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303565A true JPH01303565A (ja) | 1989-12-07 |
Family
ID=15109731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13364988A Pending JPH01303565A (ja) | 1988-05-31 | 1988-05-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115728A (en) * | 1997-01-22 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
| JP2015061143A (ja) * | 2013-09-18 | 2015-03-30 | 沖電気工業株式会社 | 映像符号化装置、および、映像符号化プログラム |
-
1988
- 1988-05-31 JP JP13364988A patent/JPH01303565A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115728A (en) * | 1997-01-22 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
| US6247034B1 (en) | 1997-01-22 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter |
| JP2015061143A (ja) * | 2013-09-18 | 2015-03-30 | 沖電気工業株式会社 | 映像符号化装置、および、映像符号化プログラム |
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