JPH01303695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01303695A JPH01303695A JP63135873A JP13587388A JPH01303695A JP H01303695 A JPH01303695 A JP H01303695A JP 63135873 A JP63135873 A JP 63135873A JP 13587388 A JP13587388 A JP 13587388A JP H01303695 A JPH01303695 A JP H01303695A
- Authority
- JP
- Japan
- Prior art keywords
- column decoder
- data
- signal
- circuit
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にワード単位に書き
込みを行うことができる機能（フラッシュライ） ｂ、
４能という）を持つ半導体メモリ回路に関する。
込みを行うことができる機能（フラッシュライ） ｂ、
４能という）を持つ半導体メモリ回路に関する。
従来の技術としては、ロウデコーダとカラムデコーダと
により選択された個々のメモリセルに書き込みが行なわ
れていた。
により選択された個々のメモリセルに書き込みが行なわ
れていた。
従来の回路構成は、１ビット単位に書き込みが行なわれ
るため、全ピッチのメモリデータを初期化するためには
、（メモリサイクル時間Ｘビット数）の時間が必要であ
る。たとえば、１回にメモリセルに省き込む時間を２０
０ｎｓ乃至３００ｎｓ（１ｎｓｉｄｌＯ億分の１秒）と
すると、１Ｍビットのメモリセルに全部沓き込むのに０
．２秒乃至３秒の時間を必要とする欠点がある。即ち、
従来の半導体メモリ回路では、１つのワード（ＷＯＲＤ
）が選択された際、カラムデコーダ出力（ＹＳＷ）’
ｔ１つずつオン（ＯＮ）させて、データ全セルに書き込
んでいた。
るため、全ピッチのメモリデータを初期化するためには
、（メモリサイクル時間Ｘビット数）の時間が必要であ
る。たとえば、１回にメモリセルに省き込む時間を２０
０ｎｓ乃至３００ｎｓ（１ｎｓｉｄｌＯ億分の１秒）と
すると、１Ｍビットのメモリセルに全部沓き込むのに０
．２秒乃至３秒の時間を必要とする欠点がある。即ち、
従来の半導体メモリ回路では、１つのワード（ＷＯＲＤ
）が選択された際、カラムデコーダ出力（ＹＳＷ）’
ｔ１つずつオン（ＯＮ）させて、データ全セルに書き込
んでいた。
本発明の目的は、前記欠点を解決し、複数のＹＳＷ’ｉ
ＯＮさせて、−ｉにメモリセルデータ’に４Ｆき込み、
メモリセルデータの初期化に要する時間を短縮Ｔるよう
に１−だ半導体記憶装置を提供することにある。
ＯＮさせて、−ｉにメモリセルデータ’に４Ｆき込み、
メモリセルデータの初期化に要する時間を短縮Ｔるよう
に１−だ半導体記憶装置を提供することにある。
本発明の半導体記憶装置の構成は、複数のカラムデコー
ダ゛を一斉に選択する手段と、前記複数のカラムデコー
ダが選択された後に各ディジット線に具備されるセンス
アンプを活性化する手段とを備えたことを特徴とする。
ダ゛を一斉に選択する手段と、前記複数のカラムデコー
ダが選択された後に各ディジット線に具備されるセンス
アンプを活性化する手段とを備えたことを特徴とする。
次に図面を参照しながら本発明ｆ：説明する。
第１図は本発明の一実施例の半導体記憶装置を示す回路
図である。同図において、本実施例の半導体記憶装置は
、多数の列を構成するワード線ｌと、このワード線１に
対応して設けられたダミーワード線ｉ１と、多数の行を
構成する第１のディジット線４と、このディジットＲ４
と逆の論理レベルを有する第２のディジット線４′と、
第１のデータバス線（Ｉｌｏ）７と、この逆の論理レベ
ルの第２のデータバス線７′と、カラムデコーダの出力
に接続されるディジット選択ｌ＠２と、ワード線ｌと第
１のディジット線４との交差点に各々設けられたＭＯＳ
トランジスタ及びコンデンサからなるメモリセル５と、
ダミーワード線ｌ′と第２のディジット５４’との交差
点に各々設けられたメモリセル５と、ディジット選択線
２と第１．第２のディジット線４，４′と第１．第２の
データバス線７．７１との間に各々介在させるＭＯ８＋
−ランジスタと、第１．Ｘ２のディジット線４，４′を
入力とするセンスアンプ３と、センスアンプ活性化信号
（ＳＥ）線６とを含み構成される。
図である。同図において、本実施例の半導体記憶装置は
、多数の列を構成するワード線ｌと、このワード線１に
対応して設けられたダミーワード線ｉ１と、多数の行を
構成する第１のディジット線４と、このディジットＲ４
と逆の論理レベルを有する第２のディジット線４′と、
第１のデータバス線（Ｉｌｏ）７と、この逆の論理レベ
ルの第２のデータバス線７′と、カラムデコーダの出力
に接続されるディジット選択ｌ＠２と、ワード線ｌと第
１のディジット線４との交差点に各々設けられたＭＯＳ
トランジスタ及びコンデンサからなるメモリセル５と、
ダミーワード線ｌ′と第２のディジット５４’との交差
点に各々設けられたメモリセル５と、ディジット選択線
２と第１．第２のディジット線４，４′と第１．第２の
データバス線７．７１との間に各々介在させるＭＯ８＋
−ランジスタと、第１．Ｘ２のディジット線４，４′を
入力とするセンスアンプ３と、センスアンプ活性化信号
（ＳＥ）線６とを含み構成される。
従来の回路では、第２図に示すように、ワード線選択信
号１０→センスアンプ活性化信号１１→さらに遅れてデ
ィジット選択信号１２が出力されていた。
号１０→センスアンプ活性化信号１１→さらに遅れてデ
ィジット選択信号１２が出力されていた。
一方、本実施例のフラッシュライトａ能は、第３図に示
すよつに、ワード線選択信号（Ｗｎ） ｌ Ｏが入力き
れた後、全てのディジット選択線２を選択しく選択信号
（ＹＳＷＱ −ｎ ） １２ ）、データバス線７．７
＋の情報をすべてのディジット線４．４＋に転送し、し
かる後にセンスアンプ活性化信号線６の信号（ＳＥ）１
１でセンスアンプ３全活性化し、データを選択されたワ
ード上のメモリセル５へｉき込む。
すよつに、ワード線選択信号（Ｗｎ） ｌ Ｏが入力き
れた後、全てのディジット選択線２を選択しく選択信号
（ＹＳＷＱ −ｎ ） １２ ）、データバス線７．７
＋の情報をすべてのディジット線４．４＋に転送し、し
かる後にセンスアンプ活性化信号線６の信号（ＳＥ）１
１でセンスアンプ３全活性化し、データを選択されたワ
ード上のメモリセル５へｉき込む。
矢に、第４図は本実施例のフラッシュライトを実現する
回路例を示す。同図で、信号２０はワード線デコーダの
活性化信号、信号２１は現実行サイクルがフラッシュラ
イトサイクルを示す信号でカラムデコーダを全て選択す
るのにも用いる信号であろう本（ロ）路は、活性化信号
２０を入力とするデイレイ回路２３と、サイクル信号２
１を入力とするデイレイ（ロ）路２４と、アンド回路２
５と、３個のナンド回路２６と、インバータ２７とを含
みワード線デコーダ２８も入力される。
回路例を示す。同図で、信号２０はワード線デコーダの
活性化信号、信号２１は現実行サイクルがフラッシュラ
イトサイクルを示す信号でカラムデコーダを全て選択す
るのにも用いる信号であろう本（ロ）路は、活性化信号
２０を入力とするデイレイ回路２３と、サイクル信号２
１を入力とするデイレイ（ロ）路２４と、アンド回路２
５と、３個のナンド回路２６と、インバータ２７とを含
みワード線デコーダ２８も入力される。
第４図の構成では、フラッシュライト時には、フラッシ
ュサイクルであることを示す信号２１は’Ｈｉｇｈ”レ
ベルとなり、カラムデコーダは全て選択されろう出力信
号２２は、信号２０，２１のかの倫理をとり、さらに一
定時間の遅延を介して出力きれるため、カラムテコ・−
ダ選択後にＳＥによるセンスアンプ活性化というシーケ
ンスは保証される。
ュサイクルであることを示す信号２１は’Ｈｉｇｈ”レ
ベルとなり、カラムデコーダは全て選択されろう出力信
号２２は、信号２０，２１のかの倫理をとり、さらに一
定時間の遅延を介して出力きれるため、カラムテコ・−
ダ選択後にＳＥによるセンスアンプ活性化というシーケ
ンスは保証される。
第５図は、カラムデコーダをサイクル信号２１により、
全て選択する本実施例の回路例を示している。同図にお
いて、カラムデコーダ３１に多数のＯＲ回路３０を設け
、各々出力をディジタル選択線２とな丁。同図で、通常
のカラムデコーダの出力に各々ＯＲ回路３０を付け、サ
イクル信号２１が選択（ｊなわちフラッシュライト）時
に全ての出力が選択状態となる。
全て選択する本実施例の回路例を示している。同図にお
いて、カラムデコーダ３１に多数のＯＲ回路３０を設け
、各々出力をディジタル選択線２とな丁。同図で、通常
のカラムデコーダの出力に各々ＯＲ回路３０を付け、サ
イクル信号２１が選択（ｊなわちフラッシュライト）時
に全ての出力が選択状態となる。
第６図は本発明の他の実施例の半導体記憶装置のカラム
デコーダ回路を示す回路図である。同図において、全カ
ラムデコーダ選択の実施例が示されている。２人力のカ
ラムデコーダ回路図は、ＰチャンネルのＭＯＳトランジ
スタ４０．４１．４２゜４３と、ＮチャンネルのＭＯＳ
トランジスタ４４゜４５．４５．４７とを含み、構成さ
れる。ここで、ＭＯＳトランジスタ４３．４７を取り除
いた回路は２人力へ、φ２を入力とするＮＡＮＤ回路で
ある。
デコーダ回路を示す回路図である。同図において、全カ
ラムデコーダ選択の実施例が示されている。２人力のカ
ラムデコーダ回路図は、ＰチャンネルのＭＯＳトランジ
スタ４０．４１．４２゜４３と、ＮチャンネルのＭＯＳ
トランジスタ４４゜４５．４５．４７とを含み、構成さ
れる。ここで、ＭＯＳトランジスタ４３．４７を取り除
いた回路は２人力へ、φ２を入力とするＮＡＮＤ回路で
ある。
第６図の第３の入力φ（フラッシュライトｘ択信号）に
第７図のようなりロック５０を入力すると、第１．第２
の入力φｌ、右の入力信号の状態にかかわらず、出力（
ＯＵＴ）が高（Ｈｉ ｇｈ ）レベルとな９、丁べての
カラムデコーダが選択状態となる。又、第３の入力（７
１ヲアドレス信号でデコード丁れば、ワード線上の部分
セルに、フラッシュライトを行うことも可能となる。
第７図のようなりロック５０を入力すると、第１．第２
の入力φｌ、右の入力信号の状態にかかわらず、出力（
ＯＵＴ）が高（Ｈｉ ｇｈ ）レベルとな９、丁べての
カラムデコーダが選択状態となる。又、第３の入力（７
１ヲアドレス信号でデコード丁れば、ワード線上の部分
セルに、フラッシュライトを行うことも可能となる。
以上、本実施例は１つのワードに接続されるメモリセル
に複数個書き込むことができるような回路を有している
。このような構成であるから、例えば、全カラムデコー
ダ同時選択の場合メモリセルに全部書き込むのに要する
時間は、従来の時間の１／カラムデコーダ数に短縮でき
る。この機能の実現のために、全カラムデコーダを同時
に選択できる手段と、さらにカラムデコーダ選択後にデ
ィジット線に書き込みデータ金転送し、しかる後にセン
スアンプ全活性化する手段が必要である。
に複数個書き込むことができるような回路を有している
。このような構成であるから、例えば、全カラムデコー
ダ同時選択の場合メモリセルに全部書き込むのに要する
時間は、従来の時間の１／カラムデコーダ数に短縮でき
る。この機能の実現のために、全カラムデコーダを同時
に選択できる手段と、さらにカラムデコーダ選択後にデ
ィジット線に書き込みデータ金転送し、しかる後にセン
スアンプ全活性化する手段が必要である。
以上説明したように本発明は、特にフラッシュライト選
択信号φの入力をＨｉｇｈレベルで入力しカラ、ムデコ
ーダの出力を丁べてＨｉｇｈにすることにより、ＹＳＷ
ｔ−一度にＯＮさせ、１つのＷＯＲＤＫ対し、データを
１サイクルでメモリセルに書き込むことができ、これに
よってデイスプレィ上やコンピュータグラフィックスな
どの書き込みが高速にでき、しかもアレイ部に何も手を
加えなく必要がないという効果がある。
択信号φの入力をＨｉｇｈレベルで入力しカラ、ムデコ
ーダの出力を丁べてＨｉｇｈにすることにより、ＹＳＷ
ｔ−一度にＯＮさせ、１つのＷＯＲＤＫ対し、データを
１サイクルでメモリセルに書き込むことができ、これに
よってデイスプレィ上やコンピュータグラフィックスな
どの書き込みが高速にでき、しかもアレイ部に何も手を
加えなく必要がないという効果がある。
第１図は本発明の一実施例の半導体記憶装置の回路図、
第２図は従来の記憶装置の動作を示す波形図、第３図は
第１図の１動作を示す波形図、第４図は第１図のフラッ
シュライト状態を実現する回路図、第５図は第１図の実
施例のカラムデコーダを選択する回路図、第６図は本発
明の他の実施例のカラムデコーダ回路、第７図は第６図
の回路に入力される信号の波形図である。 ｌ・・・・・・ワード線、ｌＩ・・・・・・ダミーワー
ド線、２・・・・・°ディジット選択線、３・・・・−
・センスアンプ、４．４＋・−・・・・アイ・／ット線
、５・・・・・・メモリセル、６・−・・・センスアン
プ活性化信号線、１０．１１．１２．５０．５１゜５２
・−・・・・信号、２０・・・・・・センスアンプ活性
化信号、２１・・−・・・フラッシュライトサイクル信
号、２２・・・・・・出力信号、２３．２４・・・・・
・デイレイ回路、２５・・・−・・アンド回路、２６・
−・・・・ナンド回路、２７・・・・・・インバータ、
２８・・・・・・ワード線デコーダ、３０・・−・・・
ＯＲ回路、３１・・・・・・カラムデコーダ、４０．４
１゜４２．４３・・・・・・ＰチャンネルＭＯ３）ラン
ジスタ、４４、４５．４６．４７・・・・・・Ｎチャン
ネルＭＯ３）ランジスタ。 ￥２回 たづ図 にρ 峯７１￥］
第２図は従来の記憶装置の動作を示す波形図、第３図は
第１図の１動作を示す波形図、第４図は第１図のフラッ
シュライト状態を実現する回路図、第５図は第１図の実
施例のカラムデコーダを選択する回路図、第６図は本発
明の他の実施例のカラムデコーダ回路、第７図は第６図
の回路に入力される信号の波形図である。 ｌ・・・・・・ワード線、ｌＩ・・・・・・ダミーワー
ド線、２・・・・・°ディジット選択線、３・・・・−
・センスアンプ、４．４＋・−・・・・アイ・／ット線
、５・・・・・・メモリセル、６・−・・・センスアン
プ活性化信号線、１０．１１．１２．５０．５１゜５２
・−・・・・信号、２０・・・・・・センスアンプ活性
化信号、２１・・−・・・フラッシュライトサイクル信
号、２２・・・・・・出力信号、２３．２４・・・・・
・デイレイ回路、２５・・・−・・アンド回路、２６・
−・・・・ナンド回路、２７・・・・・・インバータ、
２８・・・・・・ワード線デコーダ、３０・・−・・・
ＯＲ回路、３１・・・・・・カラムデコーダ、４０．４
１゜４２．４３・・・・・・ＰチャンネルＭＯ３）ラン
ジスタ、４４、４５．４６．４７・・・・・・Ｎチャン
ネルＭＯ３）ランジスタ。 ￥２回 たづ図 にρ 峯７１￥］
Claims (1)
- 複数のカラムデコーダを一斉に選択する手段と前記複数
のカラムデコーダが選択された後に各ディジット線に具
備されるセンスアンプを活性化する手段とを備えたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135873A JPH01303695A (ja) | 1988-06-01 | 1988-06-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135873A JPH01303695A (ja) | 1988-06-01 | 1988-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303695A true JPH01303695A (ja) | 1989-12-07 |
Family
ID=15161771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135873A Pending JPH01303695A (ja) | 1988-06-01 | 1988-06-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678872A1 (en) * | 1994-04-13 | 1995-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1988
- 1988-06-01 JP JP63135873A patent/JPH01303695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0678872A1 (en) * | 1994-04-13 | 1995-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5590084A (en) * | 1994-04-13 | 1996-12-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a column selector |
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