JPH01303932A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH01303932A JPH01303932A JP13586988A JP13586988A JPH01303932A JP H01303932 A JPH01303932 A JP H01303932A JP 13586988 A JP13586988 A JP 13586988A JP 13586988 A JP13586988 A JP 13586988A JP H01303932 A JPH01303932 A JP H01303932A
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- digital signal
- converter
- attenuator
- signal processing
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- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000003749 cleanliness Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号処理装置に関し、特にＤ／Ａ変
換後のアナログ信号を制御するためのディジタル信号処
理装置に関する。
換後のアナログ信号を制御するためのディジタル信号処
理装置に関する。
近年、ＬＳＩ技術の進歩によシ高集積度で且つ高速度の
ＬＳＩが可能となシ、ディジタル信号処理もよシ精度の
高いものが要求されている０それに伴い、ディジタル信
号からアナログ信号に変換するＤ／Ａ変換器にもダイナ
ミックレンジの広いビット数の多いものが要求される。
ＬＳＩが可能となシ、ディジタル信号処理もよシ精度の
高いものが要求されている０それに伴い、ディジタル信
号からアナログ信号に変換するＤ／Ａ変換器にもダイナ
ミックレンジの広いビット数の多いものが要求される。
しかし、高と、ト数のＤ／Ａ変換器はいまだ高価である
。
。
第４図はかかる従来の一例を説明するためのディジタル
信号処理装置の１０ツク回路図である。
信号処理装置の１０ツク回路図である。
第４図に示すように、本処理装置はディジタル信号処理
回路１′とＤ／Ａ変換器２から構成されてお９、ディジ
タル信号処理回路１′は例えばμＰＤ７７２０を用い、
またＬ）／Ａ変換器は８ピツト構成のもので実現されて
いる０このディジタル信号処理回路１′では、例えばフ
ィルタ演算のよりなディジタル信号処理が内部演算１６
ビツトで行われ、その結果のうち上位８ビ、トがＤ／Ａ
変換器２に出力されるＯＬ）／Ａ変換器２は人力された
８ビ、トのディジタル値をアナログ信号に変換し出力す
る。
回路１′とＤ／Ａ変換器２から構成されてお９、ディジ
タル信号処理回路１′は例えばμＰＤ７７２０を用い、
またＬ）／Ａ変換器は８ピツト構成のもので実現されて
いる０このディジタル信号処理回路１′では、例えばフ
ィルタ演算のよりなディジタル信号処理が内部演算１６
ビツトで行われ、その結果のうち上位８ビ、トがＤ／Ａ
変換器２に出力されるＯＬ）／Ａ変換器２は人力された
８ビ、トのディジタル値をアナログ信号に変換し出力す
る。
ここで、ディジタル信号処理回路１′での演算結果が小
さい時を考える。内部演算は１６ビツトであるので、例
えば第１表（ａ）〜（Ｃ１に示すような結果が考えられ
る。第１表ｆａｔ 、 （ｂｌは、上位８ビツトが同じ
ディジタル値になＣ１Ｄ／λ変換器２へ出力される。従
って、この２つのディジタル１直はアナログ信号に変換
された時間−の信号となってしまう〇一方、第１表ｔｃ
＋は上位８ビツトがすべてＯであるので、Ｄ／Ａ変換器
２へはＯが出力され、その結果出力されるアナログ信号
ｆｉｏとなる。従来はこのようにディジタル信号処理回
路１′の内部演算とＤ／Ａ変換器２の出力分解能とが異
なるのが通例である。
さい時を考える。内部演算は１６ビツトであるので、例
えば第１表（ａ）〜（Ｃ１に示すような結果が考えられ
る。第１表ｆａｔ 、 （ｂｌは、上位８ビツトが同じ
ディジタル値になＣ１Ｄ／λ変換器２へ出力される。従
って、この２つのディジタル１直はアナログ信号に変換
された時間−の信号となってしまう〇一方、第１表ｔｃ
＋は上位８ビツトがすべてＯであるので、Ｄ／Ａ変換器
２へはＯが出力され、その結果出力されるアナログ信号
ｆｉｏとなる。従来はこのようにディジタル信号処理回
路１′の内部演算とＤ／Ａ変換器２の出力分解能とが異
なるのが通例である。
同 上
同 上
第 １ 表
〔発明が解決しようとする課題〕
上述した従来のディジタル信号処理装置は、ディジタル
信号処理回路で演算された結果、１６ビツトのうち上位
８ビツトしかアナログ信号に変換されないため、出力の
分解能が内部演算よシ劣化し、しかもダイナば、クレン
ジは内部演算の１／２となってしまうという欠点がある
。
信号処理回路で演算された結果、１６ビツトのうち上位
８ビツトしかアナログ信号に変換されないため、出力の
分解能が内部演算よシ劣化し、しかもダイナば、クレン
ジは内部演算の１／２となってしまうという欠点がある
。
したがって、本発明の目的は、アナログ信号出力の分解
能の向上およびダイナミックレンジを低下させないディ
ジタル信号処理装置を提供することにある。すなわち、
よシ具体的に言えは、低ビット数のＤ／Ａ変換器によっ
て高ビット数のものと同様なダイナミックレンジを得よ
うとすることにある。
能の向上およびダイナミックレンジを低下させないディ
ジタル信号処理装置を提供することにある。すなわち、
よシ具体的に言えは、低ビット数のＤ／Ａ変換器によっ
て高ビット数のものと同様なダイナミックレンジを得よ
うとすることにある。
本発明のディジタル信号処理装置は、アナログ信号に変
換されるためのｎビ、トの第一のディジタル信号と前記
第一のディジタル信号の増幅量を示すｍビットの第二の
ディジタル信号とを生成するディジタル信号処理回路と
、前記第一のディジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、前記第二のディジタル信号によって減
衰量が制御され、前記Ｄ／Ａ変換器の出力を減衰してア
ナログ信号を出力する減衰器とによって構成される。
換されるためのｎビ、トの第一のディジタル信号と前記
第一のディジタル信号の増幅量を示すｍビットの第二の
ディジタル信号とを生成するディジタル信号処理回路と
、前記第一のディジタル信号をアナログ信号に変換する
Ｄ／Ａ変換器と、前記第二のディジタル信号によって減
衰量が制御され、前記Ｄ／Ａ変換器の出力を減衰してア
ナログ信号を出力する減衰器とによって構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の詳細な説明するだめのディジタル信号
処理装置の１０ツク回路図である。
処理装置の１０ツク回路図である。
第１図に示すように、かかるディジタル信号処理装置は
ディジタル信号処理回路１と、Ｄ／Ａ変換器２と、減衰
器３とから構成される。ディジタル信号処理回路１はＤ
／Ａ変換されるべくディジタル信号（８ビツト）を出力
するほかに、減衰器３の減衰量を制御するディジタル信
号（８ビツト）を出力し、またＤ／Ａ変換器は８ビツト
構成のものである。
ディジタル信号処理回路１と、Ｄ／Ａ変換器２と、減衰
器３とから構成される。ディジタル信号処理回路１はＤ
／Ａ変換されるべくディジタル信号（８ビツト）を出力
するほかに、減衰器３の減衰量を制御するディジタル信
号（８ビツト）を出力し、またＤ／Ａ変換器は８ビツト
構成のものである。
第２図（ａ） 、 ｔｂｌはそれぞれ本発明の第一の実
施例を説明するだめの第１図に示す減衰器のプロ、り回
路図および減衰量制御信号のビット構成図である０ 第２図（ａｌに示すように、かかる減衰器３は１〜１／
２５６の減衰が得られる抵抗を並列にならべて構成され
る。ディジタル信号処理回路１では例えばフィルタ演算
のようなディジタル信号処理が内部演算１６ビツトで行
われる。その結果のディジタル値が小さく、例えば上位
ビットに１ビツト０がある時は、第２表に示すように、
１ビ、ト左にシフトし上位ビットに０がないようにする
。また、その時減衰器制御信号は＠０００００００１“
となる。同様に上位ビットにｍとット０がある時Ｆ′ｉ
ｍビット左にシフトする。そして、その結果を１）／Ａ
変換器２に出力する。また、Ｄ／Ａ変換器２に出力する
ディジタル信号を左にシフトしたシフト量ｍは第２図ｔ
ｂ）で示される８ビツトの減衰器第 ２ 表 制御信号として減衰器３に出力する。このようにＤ／Ａ
変換器２に出力する信号は上位に０がないディジタル信
号となる。Ｄ／Ａ変換器２は人力された８ビ、トのディ
ジタル値をアナログ信号に変換しそ、の結果を減衰器３
に出力する。減衰器３はＤ／Ａ変換器２のアナログ出力
を８ビ、トの減衰器制御信号に応じてシフト量が１ビツ
ト（制御信号が’ｏｏｏｏｏｏｏ１”）なら１／２に、
２ビ、ト（制御信号が”００００００１０“）なら１／
４というように制御信号が１１１になる抵抗を持つパス
を選択する。すなわち、ｍビ、１−（ｒＨ＝Ｏ〜８）の
シフト量に対し、それぞれ制御信号が１０１の抵抗を持
つパスを選択しｌ／２”の減衰を実現する。また、制御
信号が’ｏｏｏｏｏｏｏｏ ’の時はスルーのパスが選
択される。
施例を説明するだめの第１図に示す減衰器のプロ、り回
路図および減衰量制御信号のビット構成図である０ 第２図（ａｌに示すように、かかる減衰器３は１〜１／
２５６の減衰が得られる抵抗を並列にならべて構成され
る。ディジタル信号処理回路１では例えばフィルタ演算
のようなディジタル信号処理が内部演算１６ビツトで行
われる。その結果のディジタル値が小さく、例えば上位
ビットに１ビツト０がある時は、第２表に示すように、
１ビ、ト左にシフトし上位ビットに０がないようにする
。また、その時減衰器制御信号は＠０００００００１“
となる。同様に上位ビットにｍとット０がある時Ｆ′ｉ
ｍビット左にシフトする。そして、その結果を１）／Ａ
変換器２に出力する。また、Ｄ／Ａ変換器２に出力する
ディジタル信号を左にシフトしたシフト量ｍは第２図ｔ
ｂ）で示される８ビツトの減衰器第 ２ 表 制御信号として減衰器３に出力する。このようにＤ／Ａ
変換器２に出力する信号は上位に０がないディジタル信
号となる。Ｄ／Ａ変換器２は人力された８ビ、トのディ
ジタル値をアナログ信号に変換しそ、の結果を減衰器３
に出力する。減衰器３はＤ／Ａ変換器２のアナログ出力
を８ビ、トの減衰器制御信号に応じてシフト量が１ビツ
ト（制御信号が’ｏｏｏｏｏｏｏ１”）なら１／２に、
２ビ、ト（制御信号が”００００００１０“）なら１／
４というように制御信号が１１１になる抵抗を持つパス
を選択する。すなわち、ｍビ、１−（ｒＨ＝Ｏ〜８）の
シフト量に対し、それぞれ制御信号が１０１の抵抗を持
つパスを選択しｌ／２”の減衰を実現する。また、制御
信号が’ｏｏｏｏｏｏｏｏ ’の時はスルーのパスが選
択される。
従って、前述した第１表＋８）〜ｔｃ）のディジタル値
はそれぞれ第３表（ｄ）〜げ）で示されるように変換さ
れてディジタル信号処理回路１から出力される〇その結
果、第１表（ａ） 、 （ｂ）が変換されたアナログ信
号は異なったものとなシ、また第１表ｔｃ）が変換され
たアナログ信号も０にはならない◎ 減衰器制御信号 第３表 第３図１ａ） 、 ｌｂ）はそれぞれ本発明の第二の実
施例を説明するための減衰器のフ゛口、り回路図および
減衰器制御信号のビット構成図である。
はそれぞれ第３表（ｄ）〜げ）で示されるように変換さ
れてディジタル信号処理回路１から出力される〇その結
果、第１表（ａ） 、 （ｂ）が変換されたアナログ信
号は異なったものとなシ、また第１表ｔｃ）が変換され
たアナログ信号も０にはならない◎ 減衰器制御信号 第３表 第３図１ａ） 、 ｌｂ）はそれぞれ本発明の第二の実
施例を説明するための減衰器のフ゛口、り回路図および
減衰器制御信号のビット構成図である。
第３図Ｔａｌに示すように、減衰器の構成は抵抗４の異
なる回路を４つ直列にならべたものである。
なる回路を４つ直列にならべたものである。
この第二の実施例の動作は基本的には前述した第一の実
施例と同様であシ、異っているのはディジタル信号処理
回路１から出力される減衰器制御信号が４ビツトになっ
ていることである。すなわち、減衰器３は１／２ 、１
／４ 、１／１６ 、１／２５６第４表 の減衰が得られる抵抗４を直列にならべ、一方ディジタ
ル信号処理回路１ではフィルタ演算のようなディジタル
信号処理が内部演算１６ビツトで行われる◎その結果の
ディジタル値が小さく、例えば上位ビットに１と、ト０
がある時は、＠２表で説明したように、１ビツト左にシ
フトし上位ビ。
施例と同様であシ、異っているのはディジタル信号処理
回路１から出力される減衰器制御信号が４ビツトになっ
ていることである。すなわち、減衰器３は１／２ 、１
／４ 、１／１６ 、１／２５６第４表 の減衰が得られる抵抗４を直列にならべ、一方ディジタ
ル信号処理回路１ではフィルタ演算のようなディジタル
信号処理が内部演算１６ビツトで行われる◎その結果の
ディジタル値が小さく、例えば上位ビットに１と、ト０
がある時は、＠２表で説明したように、１ビツト左にシ
フトし上位ビ。
トに０がないようにしておく。また、その時減衰器制御
信号は’０００１ ’となる。同様に上位ビットにｍビ
ット０がある時Ｆｉｍビット左にシフトする。そして、
その結果をＤ／Ａ変換器２に出力する。また、Ｄ／Ａ変
換器２に出力するディジタル信号を左にシフトしたシフ
ト量ｍＦｉ第３図（ｂ）で示される４ビツトの減衰器制
御信号として減衰器３に出力する。このようにＤ／Ａ変
換器２に出力する信号は上位に０がないディジタル信号
となる。
信号は’０００１ ’となる。同様に上位ビットにｍビ
ット０がある時Ｆｉｍビット左にシフトする。そして、
その結果をＤ／Ａ変換器２に出力する。また、Ｄ／Ａ変
換器２に出力するディジタル信号を左にシフトしたシフ
ト量ｍＦｉ第３図（ｂ）で示される４ビツトの減衰器制
御信号として減衰器３に出力する。このようにＤ／Ａ変
換器２に出力する信号は上位に０がないディジタル信号
となる。
Ｄ／Ａ変換器２は入力され九８ビ、トのディジタル値を
アナログ信号に変換してその結果を減衰器３に出力する
。減衰器３はＤ／Ａ変換器２のアナログ出力を４ビツト
の減衰器制御信号に応じてシフト量が１ビツト（制御信
号が’０００１ ’）なら１／２の抵抗を有効にし且つ
他の抵抗をスルーに、また３ビ、ト（制御信号が１ｏｏ
ｘｘ’）なら１／２の抵抗と１／４の抵抗を有効にし且
つ他の抵抗をスルーにするというようなパスを選択する
。すなわち、ｍビット（ｍ＝０〜８）のシフト量に対し
、それぞれ制御信号が１１＠の抵抗を有効にし他の抵抗
をスルーにするというようなパスを選択し１／２１の減
衰を実現する。
アナログ信号に変換してその結果を減衰器３に出力する
。減衰器３はＤ／Ａ変換器２のアナログ出力を４ビツト
の減衰器制御信号に応じてシフト量が１ビツト（制御信
号が’０００１ ’）なら１／２の抵抗を有効にし且つ
他の抵抗をスルーに、また３ビ、ト（制御信号が１ｏｏ
ｘｘ’）なら１／２の抵抗と１／４の抵抗を有効にし且
つ他の抵抗をスルーにするというようなパスを選択する
。すなわち、ｍビット（ｍ＝０〜８）のシフト量に対し
、それぞれ制御信号が１１＠の抵抗を有効にし他の抵抗
をスルーにするというようなパスを選択し１／２１の減
衰を実現する。
従って、上述した第１表（ａｌ〜（Ｃ）のディジタル値
はそれぞれ第４表（ｇ）〜［ｉ）で示されるように変換
されてディジタル信号処理回路１から出力される。
はそれぞれ第４表（ｇ）〜［ｉ）で示されるように変換
されてディジタル信号処理回路１から出力される。
その結果、第１表（ａｌ 、 （ｂｌが変換されたアナ
ログ信号は異なったものとなシ、また第１表（Ｃ１が変
換されたアナログ信号もＯにはならない。
ログ信号は異なったものとなシ、また第１表（Ｃ１が変
換されたアナログ信号もＯにはならない。
上述した第一の実施例においては、ディジタル信号処理
回路１の内部演算を１６ビツト、Ｄ／Ａ変換器のと、ト
数を８ビツト、減衰器３の制御信号のビット数を８ビツ
トとし、また第二の実施例においてはディジタル信号処
理回路１の内部演算を１６ビツト、Ｄ／Ａ変換器のビッ
ト数を８ビツト、減衰器３の制御信号のビット数を４ビ
ツトとしたが、それぞれのビット数は用途に合わせ自由
な組合せが可能であることは明白である。
回路１の内部演算を１６ビツト、Ｄ／Ａ変換器のと、ト
数を８ビツト、減衰器３の制御信号のビット数を８ビツ
トとし、また第二の実施例においてはディジタル信号処
理回路１の内部演算を１６ビツト、Ｄ／Ａ変換器のビッ
ト数を８ビツト、減衰器３の制御信号のビット数を４ビ
ツトとしたが、それぞれのビット数は用途に合わせ自由
な組合せが可能であることは明白である。
以上説明したように、本発明のディジタル信号処理装置
に、ディジタル信号処理回路から１）／Ａ変換されるべ
きディジタル信号の他に、Ｄ／Ａ変換器のアナログ出力
を減衰させるための減員器を制御する信号を出力するこ
とにより、従来と同ビ、トのＤ／Ａ変換器を使用したま
までＤ／Ａ変換されたアナログ信号の分解能とダイナミ
ックレンジとを拡大することができるという効果がある
。
に、ディジタル信号処理回路から１）／Ａ変換されるべ
きディジタル信号の他に、Ｄ／Ａ変換器のアナログ出力
を減衰させるための減員器を制御する信号を出力するこ
とにより、従来と同ビ、トのＤ／Ａ変換器を使用したま
までＤ／Ａ変換されたアナログ信号の分解能とダイナミ
ックレンジとを拡大することができるという効果がある
。
第１図は本発明の詳細な説明するためのディジタル信号
処理装置のプロ、り回路図、第２図（ａ）。 ｆｂ）はそれぞれ本発明の第一の実施例を抗開するため
の第１図に示す減衰器のブロック回路図および減衰器制
御信号のビット構成図、第３図（ａ） 、 ｔｂｌはそ
れぞれ本発明の第二の冥施例を説明するための減衰器の
１０ツク回路図および減衰器制御信号のと、ト構成図、
第４図は従来の一例を説明するためのディジタル信号処
理装置のブロック回路図である。 １・・・・・・ディジタル信号処理回路、２・・・−・
・Ｄ／Ａ変換器、３・・・・・・減衰器、４・・・・・
・抵抗回路。 、／ ￥／凹 ′Ｐｉｚ ゾ
処理装置のプロ、り回路図、第２図（ａ）。 ｆｂ）はそれぞれ本発明の第一の実施例を抗開するため
の第１図に示す減衰器のブロック回路図および減衰器制
御信号のビット構成図、第３図（ａ） 、 ｔｂｌはそ
れぞれ本発明の第二の冥施例を説明するための減衰器の
１０ツク回路図および減衰器制御信号のと、ト構成図、
第４図は従来の一例を説明するためのディジタル信号処
理装置のブロック回路図である。 １・・・・・・ディジタル信号処理回路、２・・・−・
・Ｄ／Ａ変換器、３・・・・・・減衰器、４・・・・・
・抵抗回路。 、／ ￥／凹 ′Ｐｉｚ ゾ
Claims (1)
- アナログ信号に変換されるためのｎビットの第一のディ
ジタル信号と前記第一のディジタル信号の増幅量を示す
ｍビットの第二のディジタル信号とを生成するディジタ
ル信号処理回路と、前記第一のディジタル信号をアナロ
グ信号に変換するＤ／Ａ変換器と、前記第二のディジタ
ル信号によって減衰量が制御され、前記Ｄ／Ａ変換器の
出力を減衰してアナログ信号を出力する減衰器とを有す
ることを特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13586988A JPH01303932A (ja) | 1988-06-01 | 1988-06-01 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13586988A JPH01303932A (ja) | 1988-06-01 | 1988-06-01 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303932A true JPH01303932A (ja) | 1989-12-07 |
Family
ID=15161672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13586988A Pending JPH01303932A (ja) | 1988-06-01 | 1988-06-01 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084718A3 (en) * | 2000-05-04 | 2004-02-26 | Matsushita Mobile Comm Dev Corp | Circuit to increase the precision of a digital-to-analog converter |
-
1988
- 1988-06-01 JP JP13586988A patent/JPH01303932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084718A3 (en) * | 2000-05-04 | 2004-02-26 | Matsushita Mobile Comm Dev Corp | Circuit to increase the precision of a digital-to-analog converter |
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