JPH01304772A - 不揮発性スタティックｒａｍ回路 - Google Patents
不揮発性スタティックｒａｍ回路Info
- Publication number
- JPH01304772A JPH01304772A JP63135920A JP13592088A JPH01304772A JP H01304772 A JPH01304772 A JP H01304772A JP 63135920 A JP63135920 A JP 63135920A JP 13592088 A JP13592088 A JP 13592088A JP H01304772 A JPH01304772 A JP H01304772A
- Authority
- JP
- Japan
- Prior art keywords
- power
- static ram
- floating gate
- sram
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、電子計算機、通信機、プログラマブルコン
トローラなどの電子機器に用いる半導体不揮発性スタテ
ィックＲＡＭに関する。
トローラなどの電子機器に用いる半導体不揮発性スタテ
ィックＲＡＭに関する。
［発明の概要］
制御ゲート電圧により、通常のＭＯＳトランジスタ動作
と、不揮発性メモリの書き込み読み出しを制御できるＥ
Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｆｒｉｃａｌｙ Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）を用い
て４トランジスタで構成された不揮発性スタティックＲ
ＡＭ回路。
と、不揮発性メモリの書き込み読み出しを制御できるＥ
Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｆｒｉｃａｌｙ Ｅｒａ
ｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ ＲＯＭ）を用い
て４トランジスタで構成された不揮発性スタティックＲ
ＡＭ回路。
［従来の技術］
第２図に従来の不揮発性スタティックＲＡＭの回路図を
示す、ｎ−ｃｈＭＯ３）ランジスク１と負荷抵抗５から
成る第１のインバータとｎ−ｃｈＭＯＳトランジスタと
負荷抵抗６かも成る第２のインバータの入出力を交互に
接続し、フリップフロップを形成し、その両端にワード
線にゲートが接続されたｎ−ｃｈＭＯｓトランジスタ３
及び４を接続し、ＳＲＡＭを構成している。この出力の
ノードｑは、ＥＥＰＲＯＭのドレインに接続されている
。ここで使用しているＥＥＦＲＯＭは選択ゲート７１と
、浮遊ゲート７２と制御ゲート７３と、消去ゲート７４
から成る。書込みは選択ゲートを弱反転にバイアスし、
制御ゲートの電圧により、浮遊ゲートのチャネルを強反
転にすることにより、表面電位差を作り、この領域でホ
ットエレクトロンを発生させ、浮遊ゲート７２に注入す
る。消去は、制御ゲート７３を接地電位にし、消去ゲー
ト７４に１５〜２０Ｖの電圧を印加し、Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル電流を利用して引き抜く、従
ってＳＲＡＭとＥＥＰＲＯＭはお互の入出力端子が共通
なだけで、ＳＲＡＭのライト／リードとＥＥＰＲＯＭの
ストアは別々に機能している。
示す、ｎ−ｃｈＭＯ３）ランジスク１と負荷抵抗５から
成る第１のインバータとｎ−ｃｈＭＯＳトランジスタと
負荷抵抗６かも成る第２のインバータの入出力を交互に
接続し、フリップフロップを形成し、その両端にワード
線にゲートが接続されたｎ−ｃｈＭＯｓトランジスタ３
及び４を接続し、ＳＲＡＭを構成している。この出力の
ノードｑは、ＥＥＰＲＯＭのドレインに接続されている
。ここで使用しているＥＥＦＲＯＭは選択ゲート７１と
、浮遊ゲート７２と制御ゲート７３と、消去ゲート７４
から成る。書込みは選択ゲートを弱反転にバイアスし、
制御ゲートの電圧により、浮遊ゲートのチャネルを強反
転にすることにより、表面電位差を作り、この領域でホ
ットエレクトロンを発生させ、浮遊ゲート７２に注入す
る。消去は、制御ゲート７３を接地電位にし、消去ゲー
ト７４に１５〜２０Ｖの電圧を印加し、Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル電流を利用して引き抜く、従
ってＳＲＡＭとＥＥＰＲＯＭはお互の入出力端子が共通
なだけで、ＳＲＡＭのライト／リードとＥＥＰＲＯＭの
ストアは別々に機能している。
［発明が解決しようとする課題］
従来の回路では、ＭＯＳトランジスタが最低４個と、Ｅ
ＥＦＲＯＭ１個が必要であり、接続もスペースをとり、
セル面積が大きかった。
ＥＦＲＯＭ１個が必要であり、接続もスペースをとり、
セル面積が大きかった。
［課題を解決するための手段］
ＥＥＰＲＯＭの制御ゲート電圧をＳＲＡＭ動作（２〜４
■）、ストア動作（８〜１２Ｖ）、リコール動作（Ｏｎ
と３段階に切り替えることにより、ＳＲＡＭの構成要素
として用いる。そして負荷抵抗とＭＯＳトランジスタの
ドライバビリティを適当に設゛定することにより、選択
ゲートバイアスを最適化する。
■）、ストア動作（８〜１２Ｖ）、リコール動作（Ｏｎ
と３段階に切り替えることにより、ＳＲＡＭの構成要素
として用いる。そして負荷抵抗とＭＯＳトランジスタの
ドライバビリティを適当に設゛定することにより、選択
ゲートバイアスを最適化する。
［作用］
ｎ−ｃｈＭＯＳトランジスタを１つ削減できる。さらに
、選択ゲートをメモリセル内で接続しているため、セル
外部からの配線が不要で、セル面積を小さくできる。
、選択ゲートをメモリセル内で接続しているため、セル
外部からの配線が不要で、セル面積を小さくできる。
［実施例］
第１図に本発明の実施例である不揮発性スタティックＲ
ＡＭの回路図を示す、Ｅ、ＥＦＲＯＭ７でＳＲＡＭを構
成している。通常、電源が供給されている間は、ＳＲＡ
Ｍとして動作し、電源が切れる直前にＥＥＦＲＯＭの浮
遊ゲート７２にデータを移し不揮発性に記憶する（スト
ア）。再び電源が供給されたときにＳＲＡＭにデータを
移す（リコール）、この動作はすべて浮遊ゲート７２と
容量結合している制御ゲート７３により行うことができ
る。
ＡＭの回路図を示す、Ｅ、ＥＦＲＯＭ７でＳＲＡＭを構
成している。通常、電源が供給されている間は、ＳＲＡ
Ｍとして動作し、電源が切れる直前にＥＥＦＲＯＭの浮
遊ゲート７２にデータを移し不揮発性に記憶する（スト
ア）。再び電源が供給されたときにＳＲＡＭにデータを
移す（リコール）、この動作はすべて浮遊ゲート７２と
容量結合している制御ゲート７３により行うことができ
る。
ＳＲＡＭ動作時は制御ゲート７３は、浮遊ゲート７２に
電子が注入されていても、チャネルがＯＮする様に２〜
４ｖのバイアスを印加する。こうすればＥＥＰＲＯＭは
選択ゲート７１を持つｎ−ｃ ｈＭｏ Ｓ トランジス
タとして動作し、負荷抵抗５とインバーターを構成する
。
電子が注入されていても、チャネルがＯＮする様に２〜
４ｖのバイアスを印加する。こうすればＥＥＰＲＯＭは
選択ゲート７１を持つｎ−ｃ ｈＭｏ Ｓ トランジス
タとして動作し、負荷抵抗５とインバーターを構成する
。
ストア動作時は制御ゲート７３のバイアスを８〜１２Ｖ
にする。ノードｑが“Ｈ”レベルなら、ドレインに電源
電圧が印加し、浮遊ゲート７２へ電子が注入される。尚
このとき、選択ゲートはＬ”レベルになるが、この電圧
を負荷抵抗６とｎ−ｃｈＭＯｓトランジスタ２のドライ
バビリティを適当に設定し、選択ゲート電圧のしきい値
電圧とほぼ等しい値となる様にする。ノードｑが“Ｌ”
レベルの時は、ドレイン電圧が低いのでホットエレクト
ロンは発生せず、浮遊ゲートへの電子の注入は起こらな
い。
にする。ノードｑが“Ｈ”レベルなら、ドレインに電源
電圧が印加し、浮遊ゲート７２へ電子が注入される。尚
このとき、選択ゲートはＬ”レベルになるが、この電圧
を負荷抵抗６とｎ−ｃｈＭＯｓトランジスタ２のドライ
バビリティを適当に設定し、選択ゲート電圧のしきい値
電圧とほぼ等しい値となる様にする。ノードｑが“Ｌ”
レベルの時は、ドレイン電圧が低いのでホットエレクト
ロンは発生せず、浮遊ゲートへの電子の注入は起こらな
い。
リコール動作時は制御ゲート７３を接地レベルにし、電
源電圧を立ち上げる。浮遊ゲート７２に電子が注入され
ていれば、ＥＥＦＲＯＭはＯＦＦでありノードｑは“Ｈ
”レベルに立上がる。電子が注入されていなければ、Ｅ
ＥＰＲＯＭはＯＮであり、ノードｑは“Ｌ”レベルに立
上がる。
源電圧を立ち上げる。浮遊ゲート７２に電子が注入され
ていれば、ＥＥＦＲＯＭはＯＦＦでありノードｑは“Ｈ
”レベルに立上がる。電子が注入されていなければ、Ｅ
ＥＰＲＯＭはＯＮであり、ノードｑは“Ｌ”レベルに立
上がる。
［発明の効果］
以上述べた通り、本発明により、３つのＭＯＳトランジ
スタと１つのＥＥＰＲＯＭで不揮発性スタティックＲＡ
Ｍを構成でき、セル面積を小さくできる。また周辺回路
も、選択ゲートバイアス回路が詳略できる。
スタと１つのＥＥＰＲＯＭで不揮発性スタティックＲＡ
Ｍを構成でき、セル面積を小さくできる。また周辺回路
も、選択ゲートバイアス回路が詳略できる。
第１図は本発明の不揮発性スタティックＲＡＭ回路の回
路図、第２図は従来の不揮発性スタティックＲＡＭ回路
の回路図である。 １〜４・・・ｎ−ｃｈＭＯｓｈランジスタ５．６・・・
負荷抵抗 ７・・・・・ＥＥＰＲＯＭ ７１・・・・選択ゲート ７２・・・・浮遊ゲート ７３・・・・制御ゲート ７４・・・・消去ゲート 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助本梵叩の不揮発
性スクティ・・ツクＲＡＭの回５０８１ 図 従来の／Ｆ揮発性スフティ・ツクＲＡＭの回ソろ２第
２ 図
路図、第２図は従来の不揮発性スタティックＲＡＭ回路
の回路図である。 １〜４・・・ｎ−ｃｈＭＯｓｈランジスタ５．６・・・
負荷抵抗 ７・・・・・ＥＥＰＲＯＭ ７１・・・・選択ゲート ７２・・・・浮遊ゲート ７３・・・・制御ゲート ７４・・・・消去ゲート 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助本梵叩の不揮発
性スクティ・・ツクＲＡＭの回５０８１ 図 従来の／Ｆ揮発性スフティ・ツクＲＡＭの回ソろ２第
２ 図
Claims (2)
- （１）制御信号により通常のトランジスタ機能と不揮発
性記憶機能を切替えることができるメモリ素子と第１の
負荷素子より成る第１のインバータと、第１のトランジ
スタと第２の負荷素子より成る第２のインバータと、２
つのワード用トランジスタとから成り、電源が供給され
ている間は、通常のスタティックＲＡＭとして動作し、
電源が切れる直前に前記メモリ素子に情報を移し、不揮
発性に記憶し、再び電源が供給された時に随時読出しの
できる不揮発性スタティックＲＡＭ回路。 - （２）前記メモリ素子に電源電圧５Ｖ以下で書込みので
きるフローティングゲート型ＭＯＳメモリを用い、フロ
ーティングゲートの電位を制御するコントロールゲート
のバイアスを３種類用意することにより、通常ＳＲＡＭ
動作、書込み動作、読出し動作を制御することを特徴と
する特許請求の範囲第１項記載の不揮発性スタティック
ＲＡＭ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135920A JPH01304772A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性スタティックｒａｍ回路 |
| EP19890305519 EP0345058A3 (en) | 1988-06-02 | 1989-06-01 | Non-volatile static ram circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135920A JPH01304772A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性スタティックｒａｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304772A true JPH01304772A (ja) | 1989-12-08 |
Family
ID=15162939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135920A Pending JPH01304772A (ja) | 1988-06-02 | 1988-06-02 | 不揮発性スタティックｒａｍ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0345058A3 (ja) |
| JP (1) | JPH01304772A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463339A (en) * | 1993-12-29 | 1995-10-31 | International Business Machines Incorporated | Amorphous, thin film transistor driver/receiver circuit with hysteresis |
| US5452250A (en) * | 1994-06-14 | 1995-09-19 | International Business Machines, Inc. | Non-volatile register system utilizing thin-film floating-gate amorphous transistors |
| US5557272A (en) * | 1994-06-16 | 1996-09-17 | International Business Machines Corporation | Non-volatile serial-to-parallel converter system utilizing thin-film, floating-gate, amorphous transistors |
| US5543791A (en) * | 1994-06-16 | 1996-08-06 | International Business Machines | Non-volatile parallel-to-serial converter system utilizing thin-film floating-gate, amorphous transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2000407B (en) * | 1977-06-27 | 1982-01-27 | Hughes Aircraft Co | Volatile/non-volatile logic latch circuit |
| US4460978A (en) * | 1981-11-19 | 1984-07-17 | Mostek Corporation | Nonvolatile static random access memory cell |
| US4638464A (en) * | 1983-11-14 | 1987-01-20 | International Business Machines Corp. | Charge pump system for non-volatile ram |
| JPS60136995A (ja) * | 1983-12-26 | 1985-07-20 | Seiko Instr & Electronics Ltd | 不揮発性ｒａｍ |
-
1988
- 1988-06-02 JP JP63135920A patent/JPH01304772A/ja active Pending
-
1989
- 1989-06-01 EP EP19890305519 patent/EP0345058A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0345058A3 (en) | 1991-12-18 |
| EP0345058A2 (en) | 1989-12-06 |
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