JPH1117123A - 不揮発性記憶素子 - Google Patents

不揮発性記憶素子

Info

Publication number
JPH1117123A
JPH1117123A JP9165924A JP16592497A JPH1117123A JP H1117123 A JPH1117123 A JP H1117123A JP 9165924 A JP9165924 A JP 9165924A JP 16592497 A JP16592497 A JP 16592497A JP H1117123 A JPH1117123 A JP H1117123A
Authority
JP
Japan
Prior art keywords
capacitor
information
ferroelectric
stored
capacitors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9165924A
Other languages
English (en)
Inventor
Takanori Ozawa
孝典 小澤
Takaaki Fuchigami
貴昭 淵上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP9165924A priority Critical patent/JPH1117123A/ja
Priority to US09/100,263 priority patent/US6094369A/en
Publication of JPH1117123A publication Critical patent/JPH1117123A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 所望の強誘電体材料を用いることができ、信
頼性が高く、記憶内容を破壊することなく読み出し等の
処理を行なうことが可能な不揮発性記憶素子を提供す
る。 【解決手段】 メモリセル２０は、直列に接続された２
つのコンデンサＣf1、Ｃf2を備えている。該２つのコン
デンサはともに同一工程で造り込まれた強誘電体コンデ
ンサである。したがって、強誘電体材料のいかんに拘ら
ず、両コンデンサの面積比を調整するだけで、両コンデ
ンサのカップリング比を調整することができる。メモリ
セル２０の両端に、記憶すべき情報に対応した電圧を印
加することにより、両コンデンサに分極反転を生じさせ
ることで情報を書込む。情報を読み出すには、メモリセ
ル２０の両端部２０ａ，２０ｂに、グランド電位を与え
る。このときの接続部２０ｃの電位に基づいて情報を読
み出す。したがって、読み出し時に、両コンデンサの分
極状態が変化することはない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性記憶素
子に関し、特に、強誘電体のヒステリシス特性を利用し
て情報を記憶する技術に関する。
【０００２】
【従来の技術】不揮発性メモリとして、強誘電体膜を用
いたＦＥＴ（電界効果型トランジスタ）が提案されてい
る。強誘電体膜（たとえば、ＰＺＴ（ＰbＺrxＴi
1-xＯ3））を用いたＦＥＴの一例を図１０に示す。図１
０に示すＦＥＴ１２は、ＭＦＭＩＳ（Metal Ferroelect
ric Metal Insulator Silicon）構造のＦＥＴと呼ば
れ、半導体基板２のチャネル形成領域ＣＨの上に、ゲー
ト酸化膜４、フローティングゲート６、強誘電体膜８、
コントロールゲート１０をこの順に形成したものであ
る。
【０００３】ＦＥＴ１２（Ｎチャンネル）の基板２を接
地し、コントロールゲート１０に正の電圧＋Ｖを与える
と強誘電体膜８は分極反転を起こす。コントロールゲー
ト１０の電圧を除去しても、強誘電体膜８の残留分極に
よりチャネル形成領域ＣＨには負の電荷が発生する。こ
れを「１」の状態とする。
【０００４】逆に、コントロールゲート１０に負の電圧
−Ｖを与えると、強誘電体膜８は逆方向に分極反転を起
こす。コントロールゲート１０の電圧を除去しても、強
誘電体膜８の残留分極によりチャネル形成領域ＣＨには
正の電荷が発生する。これを「０」の状態とする。この
ようにして、ＦＥＴ１２に情報（「１」または「０」）
を書込む。
【０００５】書込んだ情報を読み出すには、コントロー
ルゲート１０に読み出し電圧Ｖrを与える。読み出し電
圧Ｖrは、「１」の状態におけるＦＥＴ１２のしきい値
電圧Ｖth1と、「０」の状態におけるＦＥＴ１２のしき
い値電圧Ｖth0との間の値に設定されている。したがっ
て、コントロールゲート１０に読み出し電圧Ｖrを与え
たとき、所定のドレイン電流が流れたか否かを検出する
ことにより、書込まれた情報が「１」であったか「０」
であったかがわかる。読み出しを行なう際、書込まれた
情報が消えることはない。
【０００６】このように、強誘電体膜を用いたＦＥＴを
用いれば、いわゆる非破壊読み出しが可能となる。この
ため、従来の破壊読み出しの強誘電体メモリ（図示せ
ず）のように、読み出しを行なう際、記憶内容がいった
ん破壊されることはない。したがって、読み出し動作時
の動作速度が速い。また、消費電力が小さい。さらに、
強誘電体膜の劣化が少ないので、記憶内容保持に関する
信頼性が比較的高い。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような強誘電体膜を用いたＦＥＴには、つぎのような問
題点がある。図１１に示すように、書込み時において
は、ＦＥＴ１２は、強誘電体膜８を持つコンデンサＣf
（容量Ｃf）と、ゲート酸化膜４を持つコンデンサＣo
（容量Ｃo）とを直列に接続した形になっている。した
がって、基板２とコントロールゲート１０との間に電圧
Ｖ（＝＋Ｖまたは−Ｖ）を与えた場合、強誘電体膜８を
持つコンデンサＣfには、次式で示す分圧Ｖf、 Ｖf＝Ｃo／（Ｃf＋Ｃo）・Ｖ がかかる。
【０００８】書込み時に強誘電体膜８を分極反転させる
ためには、上述の分圧Ｖfをある程度大きくする必要が
ある。したがって、上式からわかるように、コンデンサ
Ｃoの容量に対するコンデンサＣfの容量をある程度小さ
くしなければならない。ところが、強誘電体膜８を構成
するＰＺＴの比誘電率εf（２００〜１０００）は、ゲ
ート酸化膜４を構成するＳiＯ2の比誘電率εo（３．
９）に比べかなり高い。
【０００９】このため、仮にゲート酸化膜４の厚さｔo
および強誘電体膜８の厚さｔfをそれぞれ一定とすれ
ば、上式の分圧Ｖfを大きくするには、強誘電体膜８の
面積に対しゲート酸化膜４の面積をかなり大きくしなけ
ればならない。これでは、不揮発性メモリのコンパクト
化を図ることができない。
【００１０】一方、上式の分圧Ｖfを大きくするには、
強誘電体膜８の誘電率をゲート酸化膜４の誘電率と同程
度まで小さくすればよい。しかしながら、強誘電体膜８
の誘電率を小さくするのは容易ではない。仮に、ゲート
酸化膜４の誘電率と同程度の誘電率の強誘電体膜８を得
られたとしても、強誘電体膜の材料としては極く限られ
たものとなってしまうため、所望の特性の強誘電体膜を
得ることが難しい。
【００１１】さらに、情報を読み出す際にコントロール
ゲート１０（図１０参照）に与える読み出し電圧Ｖrに
よって強誘電体膜８の分極状態が反転することはない
が、繰り返して読み出しを行なうことにより、強誘電体
膜８の残留分極が徐々に小さくなって行き、やがて誤読
み出しが生ずる可能性がある。
【００１２】この発明は、このような問題点を解決し、
所望の強誘電体材料を用いることができ、また、信頼性
が高く、記憶内容を破壊することなく読み出し等の処理
を行なうことが可能な不揮発性記憶素子を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】請求項１の不揮発性記憶
素子は、強誘電体のヒステリシス特性を利用して情報を
記憶する不揮発性記憶素子であって、強誘電体膜を備え
た第１のコンデンサ部と、第１のコンデンサ部の強誘電
体膜の誘電率と実質的に等しい誘電率の強誘電体膜を備
えるとともに第１のコンデンサ部と直列に接続された第
２のコンデンサ部と、を備え、直列に接続された第１の
コンデンサ部および第２のコンデンサ部の両端に、記憶
すべき情報に対応した電圧を印加することにより情報を
記憶するとともに、記憶された情報に対応して第１のコ
ンデンサ部と第２のコンデンサ部との接続部に生ずる電
圧に基づいて、所定の処理を行なうようにしたこと、を
特徴とする。
【００１４】請求項２の不揮発性記憶素子は、請求項１
の不揮発性記憶素子において、前記記憶された情報に対
応して第１のコンデンサ部と第２のコンデンサ部との接
続部に生ずる電圧に基づいて、当該記憶された情報を読
み出すようにしたこと、を特徴とする。
【００１５】請求項３の不揮発性記憶素子は、請求項１
の不揮発性記憶素子において、前記記憶された情報に対
応して第１のコンデンサ部と第２のコンデンサ部との接
続部に生ずる電圧に基づいて、スイッチング動作を行な
うようにしたこと、を特徴とする。
【００１６】請求項４の不揮発性記憶素子は、請求項１
ないし請求項３のいずれかの不揮発性記憶素子におい
て、前記所定の処理を行なう際に、直列に接続された第
１のコンデンサ部および第２のコンデンサ部の両端の電
位を実質的に等しくするようにしたこと、を特徴とす
る。
【００１７】請求項５の不揮発性記憶素子は、請求項１
ないし請求項４のいずれかの不揮発性記憶素子におい
て、前記第１のコンデンサ部と第２のコンデンサ部との
接続部にゲートを接続した処理用トランジスタを設け、
当該処理用トランジスタを用いて前記所定の処理を行な
うようにしたこと、を特徴とする。
【００１８】請求項６の不揮発性記憶素子は、請求項５
の不揮発性記憶素子において、前記処理用トランジスタ
のゲート酸化膜を誘電体膜とするコンデンサ部の静電容
量が、第１のコンデンサ部の静電容量および第２のコン
デンサ部の静電容量のいずれに対しても、情報の記憶時
において実質的に無視し得る程度に小さいこと、を特徴
とする。
【００１９】請求項７の不揮発性記憶素子は、請求項１
ないし請求項６のいずれかの不揮発性記憶素子におい
て、前記第１のコンデンサ部の静電容量および第２のコ
ンデンサ部の静電容量が実質的に等しいこと、を特徴と
する。
【００２０】請求項８の情報記憶方法は、強誘電体のヒ
ステリシス特性を利用して情報を記憶する方法であっ
て、誘電率が実質的に等しい２つのコンデンサ部であっ
て、少なくとも一方が強誘電体コンデンサ部である２つ
のコンデンサ部を直列に接続したものを用意し、直列に
接続された２つのコンデンサ部の両端に、記憶すべき情
報に対応した電圧を印加することで、強誘電体コンデン
サ部にかかる分圧に基づいて情報を記憶すること、を特
徴とする。
【００２１】請求項９の記憶された情報に基づく処理方
法は、強誘電体のヒステリシス特性を利用して記憶され
た情報に基づいて所定の処理を行なう方法であって、誘
電率が実質的に等しい２つのコンデンサ部であって、少
なくとも一方が情報を記憶している強誘電体コンデンサ
部である２つのコンデンサ部を直列に接続したものを用
意し、直列に接続された２つのコンデンサ部の両端の電
位を実質的に等しくしたとき、記憶された情報に対応し
て２つのコンデンサ部の接続部に生ずる電圧に基づい
て、前記所定の処理を行なうこと、を特徴とする。
【００２２】
【発明の作用および効果】請求項１ないし請求項３の不
揮発性記憶素子は、強誘電体膜を備えた第１のコンデン
サ部と、第１のコンデンサ部の強誘電体膜の誘電率と実
質的に等しい誘電率の強誘電体膜を備え、第１のコンデ
ンサ部と直列に接続された第２のコンデンサ部とを備え
たことを特徴とする。
【００２３】したがって、強誘電体膜を構成する強誘電
体材料の誘電率の大きさにかかわらず、両コンデンサの
面積、強誘電体膜の厚さを調整することで、書込み時に
両コンデンサにかかる分圧比を所望の値に調整すること
ができる。このため、誘電率の制限を受けることなく、
所望の強誘電体材料を用いて、記憶素子を構成すること
ができる。
【００２４】請求項４の不揮発性記憶素子は、所定の処
理を行なう際に、直列に接続された第１のコンデンサ部
および第２のコンデンサ部の両端の電位を実質的に等し
くするようにしたことを特徴とする。
【００２５】したがって、第１のコンデンサ部と第２の
コンデンサ部との接続部に生ずる電圧に基づいて、記憶
内容の読み出しやスイッチング動作など所定の処理を行
なう際、コンデンサ部の強誘電体膜の残留分極が変化す
ることはない。このため、繰り返して所定の処理を行な
った場合でも、誤処理が生ずる可能性はほとんどない。
すなわち、記憶内容を破壊せずに所定の処理を可能とす
ることで、処理動作時の動作速度が速く、消費電力が小
さく、強誘電体膜の劣化の少ない、不揮発性記憶素子を
得ることができる上、処理回数に制限のない信頼性の極
めて高い不揮発性記憶素子を実現することができる。
【００２６】請求項５の不揮発性記憶素子は、第１のコ
ンデンサ部と第２のコンデンサ部との接続部にゲートを
接続した処理用トランジスタを設け、当該処理用トラン
ジスタを用いて所定の処理を行なうようにしたことを特
徴とする。
【００２７】したがって、当該接続部の電位を処理用ト
ランジスタのドレイン電流に変換し、ドレイン電流の大
きさに基づいて、記憶された情報を読み出すことができ
る。すなわち、たとえばドレイン電流が、所定の基準値
より大きいか否かを検出することにより、記憶された情
報を容易かつ、正確に読み出すことができる。
【００２８】また、当該接続部の電位に基づいて処理用
トランジスタをスイッチングすることができる。すなわ
ち、たとえば接続部の電位が所定の基準値より大きいか
否かにより、記憶された情報に対応させて、処理用トラ
ンジスタをＯＮにしたりＯＦＦにしたりすることができ
る。
【００２９】請求項６の不揮発性記憶素子は、処理用ト
ランジスタのゲート酸化膜を誘電体膜とするコンデンサ
部の静電容量が、第１のコンデンサ部の静電容量および
第２のコンデンサ部の静電容量のいずれに対しても、情
報の記憶時において実質的に無視し得る程度に小さいこ
とを特徴とする。
【００３０】したがって、情報の記憶時において、直列
に接続された第１のコンデンサ部および第２のコンデン
サ部の両端に情報に対応した電圧を印加した場合、ほ
ぼ、第１のコンデンサ部および第２のコンデンサ部の静
電容量の比にしたがって、該電圧が分配される。このた
め、両コンデンサの静電容量の比を設定することによ
り、ほぼ所望の分圧比を得ることができる。
【００３１】請求項７の不揮発性記憶素子は、第１のコ
ンデンサ部の静電容量および第２のコンデンサ部の静電
容量が、実質的に等しいことを特徴とする。したがっ
て、両コンデンサ部の強誘電体膜の厚さを同一にした場
合には、両コンデンサの面積が実質的に等しくなる。こ
のため、面積効率が向上し、記憶素子をよりコンパクト
に構成することができる。
【００３２】請求項８の情報記憶方法は、誘電率が実質
的に等しい２つのコンデンサ部であって、少なくとも一
方が強誘電体コンデンサ部である２つのコンデンサ部を
直列に接続したものを用意し、直列に接続された２つの
コンデンサ部の両端に、記憶すべき情報に対応した電圧
を印加することで、強誘電体コンデンサ部にかかる分圧
に基づいて情報を記憶することを特徴とする。したがっ
て、両コンデンサの面積、強誘電体膜の厚さを調整する
ことで、情報の記憶時に両コンデンサにかかる分圧比を
所望の値に調整することができる。
【００３３】請求項９の記憶された情報に基づく処理方
法は、誘電率が実質的に等しい２つのコンデンサ部であ
って、少なくとも一方は情報を記憶している強誘電体コ
ンデンサ部である２つのコンデンサ部を直列に接続した
ものを用意し、直列に接続された２つのコンデンサ部の
両端の電位を実質的に等しくしたとき、記憶された情報
に対応して２つのコンデンサ部の接続部に生ずる電圧に
基づいて、所定の処理を行なうことを特徴とする。した
がって、記憶された情報を読み出したり、記憶された情
報に基づいてスイッチング動作を行なったりした場合
に、強誘電体コンデンサ部の残留分極が変化することは
ない。このため、繰り返して処理を行なった場合でも、
誤処理を生ずる可能性はほとんどない。
【００３４】
【発明の実施の形態】図１に、この発明の一実施形態に
よる不揮発性記憶素子であるメモリセル２０を備えた不
揮発性メモリの一部を示す。メモリセル２０は、強誘電
体のヒステリシス特性を利用して情報を記憶する不揮発
性の記憶素子であって、第１のコンデンサ部であるコン
デンサＣf1と、コンデンサＣf1と直列に接続された第２
のコンデンサ部であるコンデンサＣf2とを備えている。
【００３５】後述するように、コンデンサＣf1は、強誘
電体膜３６（図３Ａ参照）を備えた強誘電体コンデンサ
である。コンデンサＣf2も、コンデンサＣf1と同一の工
程で形成される。したがって、コンデンサＣf1とコンデ
ンサＣf2とは同一の強誘電体材料（すなわち、同一の誘
電率を有する材料）で構成され、同一の厚さを持った強
誘電体コンデンサである。コンデンサＣf1とコンデンサ
Ｃf2とのカップリング比（容量比）を、それぞれのコン
デンサの上部電極３８、１３８の面積比により調整して
いる（図２参照）。この実施形態においては、コンデン
サの上部電極３８、１３８の面積比が、約２対１になる
よう設定している。
【００３６】直列に接続されたコンデンサＣf1およびコ
ンデンサＣf2の両端、すなわちメモリセル２０の両端部
２０ａ，２０ｂは、それぞれ、選択トランジスタＳＴ１
のソース２６、選択トランジスタＳＴ２のソースに接続
されている。選択トランジスタＳＴ１のドレイン２８、
選択トランジスタＳＴ２のドレインは、それぞれ、デー
タラインＤＬ０、ＤＬ１に接続されている。選択トラン
ジスタＳＴ１、ＳＴ２のゲートは、ワードラインＷＬに
接続されている。ワードラインＷＬは、Ｙデコーダ４６
に接続されている。Ｙデコーダ４６は、制御部（図示せ
ず）からの指令により、選択トランジスタＳＴ１、ＳＴ
２をＯＮまたはＯＦＦとする。
【００３７】データラインＤＬ０、ＤＬ１は、Ｘデコー
ダ４４に接続されている。Ｘデコーダ４４は、制御部か
らの指令により、データラインＤＬ０、ＤＬ１をそれぞ
れ、「Ｈ」，「Ｌ」または「ＯＰＥＮ」状態とする。デ
ータラインＤＬ０、ＤＬ１、選択トランジスタＳＴ１、
ＳＴ２を介して、メモリセル２０の両端に、記憶すべき
情報に対応した電圧を印加することにより、メモリセル
２０に情報を書込む。
【００３８】メモリセル２０を構成するコンデンサＣf1
とコンデンサＣf2との接続部２０ｃ（図１参照）は、ア
ルミ配線４３、ゲート配線３１（図２参照）を介して、
処理用トランジスタＰＴのゲートに接続されている。処
理用トランジスタＰＴのゲート酸化膜を誘電体膜とする
コンデンサ（図示せず）の静電容量は、コンデンサＣf1
の静電容量およびコンデンサＣf2の静電容量のいずれに
対しても、書込み時において実質的に無視し得る程度に
小さくなるよう構成されている。
【００３９】処理用トランジスタＰＴのドレインはセン
スラインＳＬを介してセンスアンプ４８に接続されてい
る。
【００４０】メモリセル２０に記憶された情報を読み出
すには、データラインＤＬ０、ＤＬ１、選択トランジス
タＳＴ１、ＳＴ２を介して、たとえば、メモリセル２０
の両端部２０ａ，２０ｂに、接地（グランド）電位を与
える。このとき、コンデンサＣf1とコンデンサＣf2との
接続部２０ｃに生ずる電圧に基づいて記憶された情報を
読み出すようにしている。すなわち、当該接続部２０ｃ
にゲートを接続した処理用トランジスタＰＴのセンスラ
インＳＬを流れるドレイン電流をセンスアンプ４８によ
り検知することにより、書込まれた情報を読み出す。
【００４１】図２に、メモリセル２０および周辺部の実
体的な平面構成の一例を示す。図３Ａは、図２の断面３
Ａ−３Ａ（すなわちコンデンサＣf1の断面）を示す図面
である。図３Ｂは、図２の断面３Ｂ−３Ｂ（すなわちア
ルミ配線４３の断面）を示す図面である。
【００４２】図３Ａに示すように、シリコン基板２２の
上部に素子分離のためのＬＯＣＯＳ２４を設け、ＬＯＣ
ＯＳ２４の上部に、層間膜３２を介してコンデンサＣf1
が形成されている。コンデンサＣf1は、下部電極３４、
強誘電体膜３６、上部電極３８をこの順に積み重ねるよ
う構成されている。
【００４３】コンデンサＣf1の上部電極３８は、アルミ
配線４０を介して、選択トランジスタＳＴ１のソース２
６に接続されている。選択トランジスタＳＴ１のドレイ
ン２８は、データラインＤＬ０に接続されている。選択
トランジスタＳＴ１のチャネル形成領域ＣＨの上方に設
けられたゲートＧは、ワードラインＷＬを介して選択ト
ランジスタＳＴ２のゲートに接続されている（図２参
照）。これらを覆うように、パッシベーション膜４２が
形成されている。
【００４４】コンデンサＣf2も、コンデンサＣf1とほぼ
同様の構成である。図２に示すように、コンデンサＣf1
およびコンデンサＣf2の強誘電体膜３６は、連続して形
成されている。また、コンデンサＣf1およびコンデンサ
Ｃf2の下部電極３４は連続して形成され、アルミ配線４
３に接続されている（図３Ｂ参照）。上述のように、ア
ルミ配線４３は、ゲート配線３１を介して、処理用トラ
ンジスタＰＴのゲートに接続されている（図２参照）。
【００４５】つぎに、図１に示すメモリセル２０に情報
を書込む場合の動作、およびメモリセル２０に書込まれ
た情報を読み出す場合の動作について説明する。図４Ａ
は、書込みの場合の動作テーブルを表わす。図４Ｂは、
読み出しの場合の動作テーブルを表わす。図５Ａは、情
報「１」を書込む場合におけるメモリセル２０の等価回
路を模式的に表わした図面である。図５Ｂは、情報
「１」を読み出す場合におけるメモリセル２０の等価回
路を模式的に表わした図面である。図６は、コンデンサ
Ｃf1の電圧と電荷の関係を表わす図面である。図７は、
メモリセル２０に書込まれた情報（「１」および
「０」）をパラメータとして表わした場合における、処
理用トランジスタＰＴのソース・ドレイン間にに印加さ
れる読み出し電圧Ｖsと、ドレイン電流Ｉddとの関係を
示す図面である。
【００４６】図１および図４Ａに基づいて、図５Ａ、図
６を参照しつつ、メモリセル２０に情報を書込む場合の
動作を説明する。メモリセル２０に情報「１」を書込む
には、図４Ａに示すように、Ｘデコーダ４４（図１参
照）によりデータラインＤＬ０を「Ｌ」にするととも
に、データラインＤＬ１を「Ｈ」にする。また、Ｙデコ
ーダ４６（図１参照）によりワードラインＷＬを「Ｈ」
にする。これにより、選択トランジスタＳＴ１，ＳＴ２
がＯＮになるので、メモリセル２０のコンデンサＣf1側
の端部２０ａが「Ｌ」になるとともに、コンデンサＣf2
側の端部２０ｂが「Ｈ」になる。
【００４７】なお、センスラインＳＬは、「Ｌ」，
「Ｈ」，「ＯＰＥＮ」のいずれの状態であってもよい
し、これら以外の状態であってもよい。
【００４８】処理用トランジスタＰＴのゲート酸化膜を
誘電体膜とするコンデンサをコンデンサＣoxとした場合
の、状態「１」を書込む際のメモリセル２０の等価回路
を図５Ａに示す。コンデンサＣf1に誘起される電荷およ
びコンデンサＣoxに誘起される電荷の和が、コンデンサ
Ｃf2に誘起される電荷に等しい。
【００４９】前述のように、コンデンサＣoxの静電容量
は、コンデンサＣf1の静電容量およびコンデンサＣf2の
静電容量のいずれに対しても、書込み時において実質的
に無視し得る程度に小さくなるよう構成されているの
で、コンデンサＣoxに誘起される電荷は、実際には極め
て小さい。したがって、書込み時においては、コンデン
サＣoxの静電容量を無視することとする。また、実際に
は、コンデンサＣf1の容量およびコンデンサＣf2の容量
は、ともに一定ではなく、印加される電圧および履歴に
より異なるが、説明の便宜上、図５Ａの状態におけるコ
ンデンサＣf1の容量をＣf1とし、コンデンサＣf2の容量
をＣf2とする。
【００５０】いま、容量Ｃf1と容量Ｃf2との間に次の関
係 Ｃf1＝２Ｃf2 があると仮定すると、 Ｖ1＝Ｃf2／（Ｃf1＋Ｃf2）・Ｖw ＝１／３・Ｖw となる。ただし、端部２０ａ、２０ｂ間に印加される電
圧をＶw（＝＋５Ｖ）としている。
【００５１】このときのコンデンサＣf1の分極状態は、
図６のＰ１で表わされる。分圧Ｖ1（＝＋５／３Ｖ）に
より、コンデンサＣf1は分極反転を生じていることが分
る。
【００５２】この状態から、端部２０ａ、２０ｂ間に印
加していた電圧を開放すると（すなわちスタンバイ状態
にすると）、メモリセル２０の等価回路は、図５Ｂと同
じような状態になる。すなわち、各コンデンサの電荷は
一部放電されるものの、コンデンサＣf1およびコンデン
サＣf2は強誘電体コンデンサであるので、所定量の電荷
が残留する。この結果、コンデンサＣf1には残留電荷に
基づく電圧Ｖ２が生ずる。このときのコンデンサＣf1の
分極状態は、図６のＰ２で表わされる。図５Ｂから分る
ように、この電圧Ｖ２と同じ電圧がコンデンサＣoxに生
じている。
【００５３】つぎに、メモリセル２０に情報「０」を書
込むには、情報「１」を書込む場合とは逆に、図４Ａに
示すように、データラインＤＬ０を「Ｈ」にするととも
に、データラインＤＬ１を「Ｌ」にすればよい。これに
より、メモリセル２０のコンデンサＣf1側の端部２０ａ
が「Ｈ」になるとともに、コンデンサＣf2側の端部２０
ｂが「Ｌ」になる。
【００５４】このときのコンデンサＣf1の分極状態は、
図６のＰ３で表わされる。コンデンサＣf1にかかる分圧
Ｖ３により、コンデンサＣf1は分極反転を生じているこ
とが分る。分極反転の方向は、情報「１」を書込んだ場
合と逆の方向である。
【００５５】この状態から、端部２０ａ、２０ｂ間に印
加していた電圧を開放すると、コンデンサＣf1の分極状
態は、図６のＰ４に移る。
【００５６】つぎに、図１および図４Ｂに基づいて、図
５Ｂ、図６、図７を参照しつつ、メモリセル２０に書込
まれた情報を読み出す場合の動作を説明する。メモリセ
ル２０から情報を読み出すには、図４Ｂに示すように、
Ｘデコーダ４４（図１参照）によりデータラインＤＬ
０、ＤＬ１をともに「Ｌ」にする。また、Ｙデコーダ４
６（図１参照）によりワードラインＷＬを「Ｈ」にす
る。これにより、選択トランジスタＳＴ１，ＳＴ２がＯ
Ｎになるので、メモリセル２０のコンデンサＣf1側の端
部２０ａ、および、コンデンサＣf2側の端部２０ｂはと
もに「Ｌ」になる。また、センスラインＳＬには、読み
出し電圧Ｖsが与えられる。
【００５７】いま、メモリセル２０に情報「１」が書込
まれていると仮定すると、このときのコンデンサＣf1の
分極状態は、図６のＰ２で表わされる。すなわち、端部
２０ａ、２０ｂ間に印加していた電圧を開放した状態
（つまりスタンバイ状態）と同じである。このとき、図
１の接続点２０ｃの電圧、すなわち処理用トランジスタ
ＰＴのゲートにかかる電圧は、前述のＶ２（正）であ
る。
【００５８】一方、メモリセル２０に情報「０」が書込
まれていると仮定すると、このときのコンデンサＣf1の
分極状態は、図６のＰ４で表わされる。このとき、接続
点２０ｃの電圧、すなわち処理用トランジスタＰＴのゲ
ートにかかる電圧はＶ４（負）である。
【００５９】上述のように、図７はメモリセル２０に書
込まれた情報（「１」および「０」）、すなわち処理用
トランジスタＰＴのゲートにかかる電圧（Ｖ２（正）お
よびＶ４（負））をパラメータとして表わした場合にお
ける、処理用トランジスタＰＴのソース・ドレイン間に
印加される読み出し電圧Ｖsと、ドレイン電流Ｉddとの
関係を示す図面である。
【００６０】図７に示すように、読み出し電圧Ｖsを、
たとえば０．７５Ｖに設定すると、メモリセル２０に書
込まれた情報（「Ｈ」または「Ｌ」）に対応するドレイ
ン電流Ｉddの比は、約１０8：１となることが分る。こ
のときのドレイン電流Ｉddをセンスアンプ４８により検
出することにより、書込まれた情報が何であったかを知
ることができる。
【００６１】上述のように、読み出し動作時におけるコ
ンデンサＣf1の分極状態は、スタンバイ状態、すなわ
ち、端部２０ａ、２０ｂ間に印加していた電圧を開放し
た状態と同じであるから、読み出し動作によってコンデ
ンサＣf1の分極状態が変動することはない。同様に、コ
ンデンサＣf2の分極状態も変動することはない。このた
め、読み出し動作を何回行なっても、メモリセル２０に
書込まれた情報が変化することはない。
【００６２】なお、読み出し動作の場合、データライン
ＤＬ１を「Ｌ」としたが、データラインＤＬ１は「ＯＰ
ＥＮ」であってもよい。
【００６３】つぎに、図８に、この発明の他の実施形態
であるＰＬＤ（Programmable LogicDevice）の一部を示
す。このＰＬＤは、前述の不揮発性メモリ（図１参照）
同様、不揮発性記憶素子であるメモリセル２０を備えて
いる。ただし、図８のＰＬＤは、センスアンプ４８を備
えていない点で、図１の不揮発性メモリと異なる。図８
のＰＬＤにおいては、処理用トランジスタＰＴは、スイ
ッチングトランジスタとして機能する。
【００６４】すなわち、メモリセル２０に書込んだ情報
に対応させて、処理用トランジスタＰＴをＯＮまたはＯ
ＦＦとし、これにより、処理用トランジスタＰＴのドレ
イン側の端子５０とソース側の端子５２とを電気的に接
続したり、切断したりする。処理用トランジスタＰＴの
ドレイン側の端子５０、ソース側の端子５２には、論理
素子（図示せず）などが接続されている。したがって、
多数のメモリセル２０および処理用トランジスタＰＴを
設け、それぞれのメモリセル２０に、適当に情報を記憶
させることで、複数の論理素子等を組合せ、所望の機能
を奏する論理回路装置を得ることができる。また、メモ
リセル２０に記憶させる情報を書換えることにより、該
機能を随時変更することができる。
【００６５】図９Ａは、メモリセル２０に情報を書込む
場合の動作テーブルである。図９Ｂは、スイッチング動
作を行なう場合の動作テーブルである。メモリセル２０
に情報を書込む場合の動作は、前述の不揮発性メモリの
場合（図４Ａ参照）と同様である。
【００６６】つぎに、図８および図９Ｂに基づいて、Ｐ
ＬＤのスイッチング動作を説明する。スイッチング動作
をさせるためには、図９Ｂに示すように、Ｘデコーダ４
４（図８参照）によりデータラインＤＬ０、ＤＬ１をと
もに「Ｌ」にする。また、Ｙデコーダ４６（図８参照）
によりワードラインＷＬを「Ｈ」にする。これは、前述
の不揮発性メモリにおける読み出し動作の場合（図４Ｂ
参照）とほぼ同様である。
【００６７】したがって、メモリセル２０に情報「１」
が書込まれている場合には、処理用トランジスタＰＴの
ゲートにかかる電圧はＶ２（正）となるため（図６参
照）、処理用トランジスタＰＴは、ＯＮとなる。一方、
メモリセル２０に情報「０」が書込まれている場合に
は、処理用トランジスタＰＴのゲートにかかる電圧はＶ
４（負）となるため、処理用トランジスタＰＴは、ＯＦ
Ｆとなる。このようにして、スイッチング動作を行なわ
せる。
【００６８】なお、図９Ｂに示すように、前述の不揮発
正メモリにおける読み出し動作の場合（図４Ｂ参照）同
様、ＰＬＤのスイッチング動作動作においては、データ
ラインＤＬ１は「ＯＰＥＮ」であってもよい。
【００６９】なお、上述の各実施形態においては、コン
デンサの上部電極３８、１３８の面積比が約２対１にな
るよう設定したが、これに限定されるものではない。コ
ンデンサの上部電極３８、１３８の面積比は、処理用ト
ランジスタのしきい値やコンデンサを構成する強誘電体
の飽和電圧等に対応させて任意に設定することができ
る。たとえば、コンデンサの上部電極３８、１３８の面
積比を約１対２になるよう設定することもできる。ま
た、コンデンサの上部電極３８、１３８の面積比を約１
対１になるよう設定することもできる。面積比が約１対
１になるよう設定すれば、コンデンサを配置する場合の
面積効率を上げることができ、好都合である。
【００７０】また、コンデンサＣf1とコンデンサＣf2と
のカップリング比（容量比）の調整は、コンデンサの上
部電極３８、１３８の面積比による調整に限定されるも
のではない。両コンデンサの下部電極の面積比の調整
や、強誘電体膜の面積比の調整により実現することもで
きる。また、これらを組合せてカップリング比を調整し
てもよい。
【００７１】また、上述の実施形態においては、処理用
トランジスタのゲート酸化膜を誘電体膜とするコンデン
サ部の静電容量が、第１のコンデンサ部の静電容量およ
び第２のコンデンサ部の静電容量のいずれに対しても、
情報の記憶時において実質的に無視し得る程度に小さく
なるよう設定したが、処理用トランジスタのゲート酸化
膜を誘電体膜とするコンデンサ部の静電容量はこれに限
定されるものではない。たとえば、第１のコンデンサ部
の静電容量および第２のコンデンサ部の静電容量のいず
れに対しても、情報の記憶時において無視し得ない程度
に大きくすることもできる。
【００７２】また、上述の実施形態においては、処理用
トランジスタとしてゲートを有するＦＥＴを用いたが、
処理用トランジスタとしてバイポーラ型トランジスタを
用いることもできる。さらに、処理用トランジスタを用
いることなく、第１のコンデンサ部と第２のコンデンサ
部との接続部の電位に基づいて、情報を読み出したりス
イッチング動作を行なわせたりするよう構成することも
できる。
【００７３】また、上述の実施形態においては、情報の
読み出しやスイッチング動作などの処理を行なう際に、
直列に接続された第１のコンデンサ部および第２のコン
デンサ部の端部の電位を、ともに実質的にグランド電位
にするよう構成したが、該両端部の電位を、グランド電
位以外の実質的に等しい電位にするよう構成することも
できる。さらに、該両端部に対し、実質的に異なる電位
を与えるよう構成することもできる。
【００７４】また、上述の実施形態においては、直列に
接続する２つのコンデンサとして、ともに強誘電体コン
デンサを用いたが、誘電率が実質的に等しければ、一方
を強誘電体コンデンサとし、他方を常誘電体コンデンサ
とすることもできる。
【００７５】なお、上述の実施形態においては、記憶さ
れた情報に対応して第１のコンデンサ部と第２のコンデ
ンサ部との接続部に生ずる電圧に基づいて行なう処理と
して、記憶された情報の読み出し処理、および、記憶さ
れた情報に基づくスイッチング処理を例に説明したが、
該処理は、これらに限定されるものではない。すなわ
ち、この発明は、不揮発性メモリやＰＬＤに留まらず、
不揮発性記憶素子を備えた半導体装置一般に適用され
る。
【図面の簡単な説明】
【図１】この発明の一実施形態による不揮発性記憶素子
であるメモリセル２０を備えた不揮発性メモリの一部を
示す図面である。
【図２】メモリセル２０および周辺部の実体的な平面構
成の一例を示す図面である。
【図３】図３Ａは、図２の断面３Ａ−３Ａ（すなわちコ
ンデンサＣf1の断面）を示す図面である。図３Ｂは、図
２の断面３Ｂ−３Ｂ（すなわちアルミ配線４３の断面）
を示す図面である。
【図４】図４Ａは、書込みの場合の動作テーブルを表わ
す。図４Ｂは、読み出しの場合の動作テーブルを表わ
す。
【図５】図５Ａは、情報「１」を書込む場合におけるメ
モリセル２０の等価回路を模式的に表わした図面であ
る。図５Ｂは、情報「１」を読み出す場合におけるメモ
リセル２０の等価回路を模式的に表わした図面である。
【図６】コンデンサＣf1の電圧と電荷の関係を表わす図
面である。
【図７】メモリセル２０に書込まれた情報（「１」およ
び「０」）をパラメータとして表わした場合における、
処理用トランジスタＰＴのソース・ドレイン間にに印加
される読み出し電圧Ｖsと、ドレイン電流Ｉddとの関係
を示す図面である。
【図８】この発明の他の実施形態であるＰＬＤ（Progra
mmable Logic Device）の一部を示す図面である。
【図９】図９Ａは、メモリセル２０に情報を書込む場合
の動作テーブルである。図９Ｂは、スイッチング動作を
行なう場合の動作テーブルである。
【図１０】強誘電体膜を用いたＦＥＴの一例（従来の技
術）を示す図面である。
【図１１】書込み時におけるＦＥＴ１２の等価回路を示
す図面である。
【符号の説明】
２０・・・・・・メモリセル ２０ａ・・・・・端部 ２０ｂ・・・・・端部 ２０ｃ・・・・・接続部 Ｃf1・・・・・・コンデンサ Ｃf2・・・・・・コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】強誘電体のヒステリシス特性を利用して情
    報を記憶する不揮発性記憶素子であって、 強誘電体膜を備えた第１のコンデンサ部と、 第１のコンデンサ部の強誘電体膜の誘電率と実質的に等
    しい誘電率の強誘電体膜を備えるとともに第１のコンデ
    ンサ部と直列に接続された第２のコンデンサ部と、 を備え、 直列に接続された第１のコンデンサ部および第２のコン
    デンサ部の両端に、記憶すべき情報に対応した電圧を印
    加することにより情報を記憶するとともに、 記憶された情報に対応して第１のコンデンサ部と第２の
    コンデンサ部との接続部に生ずる電圧に基づいて、所定
    の処理を行なうようにしたこと、 を特徴とする不揮発性記憶素子。
  2. 【請求項２】請求項１の不揮発性記憶素子において、 前記記憶された情報に対応して第１のコンデンサ部と第
    ２のコンデンサ部との接続部に生ずる電圧に基づいて、
    当該記憶された情報を読み出すようにしたこと、 を特徴とするもの。
  3. 【請求項３】請求項１の不揮発性記憶素子において、 前記記憶された情報に対応して第１のコンデンサ部と第
    ２のコンデンサ部との接続部に生ずる電圧に基づいて、
    スイッチング動作を行なうようにしたこと、 を特徴とするもの。
  4. 【請求項４】請求項１ないし請求項３のいずれかの不揮
    発性記憶素子において、 前記所定の処理を行なう際に、直列に接続された第１の
    コンデンサ部および第２のコンデンサ部の両端の電位を
    実質的に等しくするようにしたこと、 を特徴とするもの。
  5. 【請求項５】請求項１ないし請求項４のいずれかの不揮
    発性記憶素子において、 前記第１のコンデンサ部と第２のコンデンサ部との接続
    部にゲートを接続した処理用トランジスタを設け、当該
    処理用トランジスタを用いて前記所定の処理を行なうよ
    うにしたこと、 を特徴とするもの。
  6. 【請求項６】請求項５の不揮発性記憶素子において、 前記処理用トランジスタのゲート酸化膜を誘電体膜とす
    るコンデンサ部の静電容量が、第１のコンデンサ部の静
    電容量および第２のコンデンサ部の静電容量のいずれに
    対しても、情報の記憶時において実質的に無視し得る程
    度に小さいこと、 を特徴とするもの。
  7. 【請求項７】請求項１ないし請求項６のいずれかの不揮
    発性記憶素子において、 前記第１のコンデンサ部の静電容量および第２のコンデ
    ンサ部の静電容量が実質的に等しいこと、 を特徴とするもの。
  8. 【請求項８】強誘電体のヒステリシス特性を利用して情
    報を記憶する方法であって、 誘電率が実質的に等しい２つのコンデンサ部であって、
    少なくとも一方が強誘電体コンデンサ部である２つのコ
    ンデンサ部を直列に接続したものを用意し、 直列に接続された２つのコンデンサ部の両端に、記憶す
    べき情報に対応した電圧を印加することで、強誘電体コ
    ンデンサ部にかかる分圧に基づいて情報を記憶するこ
    と、 を特徴とする情報記憶方法。
  9. 【請求項９】強誘電体のヒステリシス特性を利用して記
    憶された情報に基づいて所定の処理を行なう方法であっ
    て、 誘電率が実質的に等しい２つのコンデンサ部であって、
    少なくとも一方が情報を記憶している強誘電体コンデン
    サ部である２つのコンデンサ部を直列に接続したものを
    用意し、 直列に接続された２つのコンデンサ部の両端の電位を実
    質的に等しくしたとき、記憶された情報に対応して２つ
    のコンデンサ部の接続部に生ずる電圧に基づいて、前記
    所定の処理を行なうこと、 を特徴とする、記憶された情報に基づく処理方法。
JP9165924A 1997-06-23 1997-06-23 不揮発性記憶素子 Pending JPH1117123A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP9165924A JPH1117123A (ja) 1997-06-23 1997-06-23 不揮発性記憶素子
US09/100,263 US6094369A (en) 1997-06-23 1998-06-19 Ferroelectric nonvolatile memory element having capacitors of same dielectric constant and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9165924A JPH1117123A (ja) 1997-06-23 1997-06-23 不揮発性記憶素子

Publications (1)

Publication Number Publication Date
JPH1117123A true JPH1117123A (ja) 1999-01-22

Family

ID=15821605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9165924A Pending JPH1117123A (ja) 1997-06-23 1997-06-23 不揮発性記憶素子

Country Status (2)

Country Link
US (1) US6094369A (ja)
JP (1) JPH1117123A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327172B1 (en) 1999-05-19 2001-12-04 Semiconductor Technology Academic Research Center Ferroelectric non-volatile memory device
WO2002101928A1 (en) * 2001-06-06 2002-12-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile selector, and integrated circuit device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6172385B1 (en) * 1998-10-30 2001-01-09 International Business Machines Corporation Multilayer ferroelectric capacitor structure
DE60021041T2 (de) * 1999-10-13 2006-05-04 Rohm Co. Ltd. Nichtflüchtiger Speicher und Steuerungsverfahren dafür
JP2001256774A (ja) * 2000-03-09 2001-09-21 Matsushita Electric Ind Co Ltd 半導体記憶装置のデータ読み出し方法、データ書き込み方法および駆動方法
JP4450963B2 (ja) * 2000-09-14 2010-04-14 ローム株式会社 半導体記憶装置
DE10061580A1 (de) * 2000-12-11 2002-06-27 Infineon Technologies Ag Speichereinrichtung und Verfahren zu deren Betrieb
US6584007B2 (en) * 2000-12-29 2003-06-24 Stmicroelectronics, Inc. Circuit and method for testing a ferroelectric memory device
JP2003045174A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体記憶装置
KR100412992B1 (ko) * 2001-12-31 2003-12-31 주식회사 하이닉스반도체 강유전체 메모리 소자
CN1291552C (zh) * 2002-01-28 2006-12-20 罗姆股份有限公司 逻辑运算电路、逻辑运算装置及逻辑运算方法
US6754094B2 (en) * 2002-01-31 2004-06-22 Stmicroelectronics, Inc. Circuit and method for testing a ferroelectric memory device
JP4285082B2 (ja) * 2003-05-27 2009-06-24 ソニー株式会社 記憶装置
JP4367281B2 (ja) * 2004-08-03 2009-11-18 ソニー株式会社 演算回路
US7164595B1 (en) 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
JP2007123528A (ja) * 2005-10-27 2007-05-17 Sanyo Electric Co Ltd メモリ
TWI621337B (zh) * 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
US20160005749A1 (en) * 2014-07-01 2016-01-07 Qualcomm Incorporated Series ferroelectric negative capacitor for multiple time programmable (mtp) devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357460A (en) * 1991-05-28 1994-10-18 Sharp Kabushiki Kaisha Semiconductor memory device having two transistors and at least one ferroelectric film capacitor
EP0516031A1 (en) * 1991-05-29 1992-12-02 Ramtron International Corporation Stacked ferroelectric memory cell and method
US5382817A (en) * 1992-02-20 1995-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a ferroelectric capacitor with a planarized lower electrode
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
JP3319869B2 (ja) * 1993-06-24 2002-09-03 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3309260B2 (ja) * 1994-02-14 2002-07-29 日本テキサス・インスツルメンツ株式会社 キャパシタ
JP3113173B2 (ja) * 1995-06-05 2000-11-27 シャープ株式会社 不揮発性ランダムアクセスメモリ及びその製造方法
US5612574A (en) * 1995-06-06 1997-03-18 Texas Instruments Incorporated Semiconductor structures using high-dielectric-constant materials and an adhesion layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327172B1 (en) 1999-05-19 2001-12-04 Semiconductor Technology Academic Research Center Ferroelectric non-volatile memory device
US6584008B2 (en) 1999-05-19 2003-06-24 Semiconductor Technology Academic Research Center Ferroelectric non-volatile memory device including a layered structure formed on a substrate
WO2002101928A1 (en) * 2001-06-06 2002-12-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile selector, and integrated circuit device
US6781865B2 (en) 2001-06-06 2004-08-24 Matsushita Electric Industrial Co., Ltd. Nonvolatile selector, and integrated circuit device

Also Published As

Publication number Publication date
US6094369A (en) 2000-07-25

Similar Documents

Publication Publication Date Title
JP3710507B2 (ja) 不揮発性メモリ
US5978253A (en) Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein
JP3692450B2 (ja) 不揮発性ラッチ回路及びその駆動方法
US11211108B2 (en) Ferroelectric memory device
JPH1117123A (ja) 不揮発性記憶素子
JP3505758B2 (ja) 不揮発性半導体メモリ
US6285577B1 (en) Non-volatile memory using ferroelectric capacitor
TW454338B (en) Ferroelectric non-volatile memory device
US5392234A (en) Semiconductor memory device
KR100265061B1 (ko) 단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법
US20030235066A1 (en) Ferroelectric write once read only memory for archival storage
US7397687B2 (en) Ferroelectric memory device having ferroelectric capacitor
US6990006B2 (en) Non-volatile memory cell and a method of controlling the same
JP3599291B2 (ja) 不揮発性メモリ
KR100745938B1 (ko) 강유전체 메모리 및 그 동작 방법
JP3806402B2 (ja) マルチレベルフラッシュメモリセルセンス回路
JP2000011665A (ja) 強誘電体メモリ
US20080079471A1 (en) Plateline Driver with Ramp Rate Control
JP4255520B2 (ja) 強誘電体記憶装置、記憶内容の読出方法、スタンバイ方法
JPH11273362A (ja) 不揮発性半導体記憶装置
JPS5922317B2 (ja) 半導体メモリ
JPH0516119B2 (ja)
US7161202B2 (en) Semiconductor memory device and method of reading data
US6385077B1 (en) Non-volatile memory cell and sensing method
JP3095918B2 (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060306

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070129