JPH01304945A - 画像形成装置 - Google Patents
画像形成装置Info
- Publication number
- JPH01304945A JPH01304945A JP63134366A JP13436688A JPH01304945A JP H01304945 A JPH01304945 A JP H01304945A JP 63134366 A JP63134366 A JP 63134366A JP 13436688 A JP13436688 A JP 13436688A JP H01304945 A JPH01304945 A JP H01304945A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- converter
- latch
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Exposure Or Original Feeding In Electrophotography (AREA)
- Control Or Security For Electrophotography (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｃ−ＭＯＳ型ＩＣのラッチアップ防止回路に
関する。
関する。
（従来の技術）
Ｃ−ＭＯ５型ＩＣは、安価、高速、低消費電力などのメ
リットを持つが、ラッチアップによる破損の危険性があ
るため、複数の電源回路にまたがるような回路構成で使
用すると、各々の電源回路のＯＮ／○ＦＦシーケンスが
ラッチアップを起こさない条件で行なう必要があった。
リットを持つが、ラッチアップによる破損の危険性があ
るため、複数の電源回路にまたがるような回路構成で使
用すると、各々の電源回路のＯＮ／○ＦＦシーケンスが
ラッチアップを起こさない条件で行なう必要があった。
ここで、ラッチアップ発生条件は、
■入力＞Ｖｃｃ
■入力＜ｖｇｌＩ
の場合に起こる。その理由は、Ｃ−ＭＯ３型ＩＣの構造
上、ｖＣｃ−ｖ□間に寄生サイリスタが存在し、前記条
件が成立した場合、寄生サイリスタがトリガされ、ｖｃ
ｃ−＋ｖｇ、八大電へが流れることにより、素子の破損
を引起こす。
上、ｖＣｃ−ｖ□間に寄生サイリスタが存在し、前記条
件が成立した場合、寄生サイリスタがトリガされ、ｖｃ
ｃ−＋ｖｇ、八大電へが流れることにより、素子の破損
を引起こす。
例えばレーザープリンタにおけるレーザーダイオード（
ＬＤ）の出力パワー調整回路においては、上記のような
問題があるためＣ−ＭＯＳ型のＤ／Ａコンバータを使用
することができなかった。
ＬＤ）の出力パワー調整回路においては、上記のような
問題があるためＣ−ＭＯＳ型のＤ／Ａコンバータを使用
することができなかった。
第３図は前記出力パワー調整回路の一例のブロック図を
示す。ＬＤは経時的に出力パワーが変動するので、通常
ＬＤと対になった受光素子（何れも図面上では省略）に
よって得られる情報（ＬＤドライブ回路４からのパワー
適正信号Ｓ４）をＬＤパワー調整回路２ヘフィードバッ
クして出力パワー調整を行なう必要がある。
示す。ＬＤは経時的に出力パワーが変動するので、通常
ＬＤと対になった受光素子（何れも図面上では省略）に
よって得られる情報（ＬＤドライブ回路４からのパワー
適正信号Ｓ４）をＬＤパワー調整回路２ヘフィードバッ
クして出力パワー調整を行なう必要がある。
この出力パワー調整はＣＰＵＩのパワー調整スタート信
号Ｓ１をＯＮすることで開始される。ゲートアレー等で
構成されるＬＤパワー調整回路２は、パワーデータ信号
Ｓ２を自動的に変化させ、Ｄ／Ａコンバータ３からパワ
ー調整信号Ｓ３をＬＤドライブ回路４へ入力し、前記パ
ワー適正信号Ｓ４が変化する点のパワーデータへ収束す
るように動作する。
号Ｓ１をＯＮすることで開始される。ゲートアレー等で
構成されるＬＤパワー調整回路２は、パワーデータ信号
Ｓ２を自動的に変化させ、Ｄ／Ａコンバータ３からパワ
ー調整信号Ｓ３をＬＤドライブ回路４へ入力し、前記パ
ワー適正信号Ｓ４が変化する点のパワーデータへ収束す
るように動作する。
上記Ｄ／Ａコンバータ３は、８〜１２ｂｉｔのパワーデ
ータ信号Ｓ２をアナログ量に変換し、パワー調整信号Ｓ
３としてＬＤドライブ回路４の出力パワーを制御する。
ータ信号Ｓ２をアナログ量に変換し、パワー調整信号Ｓ
３としてＬＤドライブ回路４の出力パワーを制御する。
また、ＬＤドライブ回路４はパワー調整信号Ｓ３に応じ
たＬＤ出力パワーでＬＤを駆動し、このＬＤと対となっ
た受光素子の情報（受光量）を一定の基準値と比較する
コンパレータ（図では省略）を介してＬＤパワー調整回
路２八パワー適正信号Ｓ４をフィードバックする。
たＬＤ出力パワーでＬＤを駆動し、このＬＤと対となっ
た受光素子の情報（受光量）を一定の基準値と比較する
コンパレータ（図では省略）を介してＬＤパワー調整回
路２八パワー適正信号Ｓ４をフィードバックする。
上述したＤ／Ａコンバータ３の前段にあるＬＤパワー調
整回路２は電源Ａによって駆動されるデジタル回路であ
り、Ｄハコンバータ３自体はアナログ回路と共通の電源
已によって駆動されている。
整回路２は電源Ａによって駆動されるデジタル回路であ
り、Ｄハコンバータ３自体はアナログ回路と共通の電源
已によって駆動されている。
このため、例えば電源ＡがＯＮし、電源ＢがＯＦＦとな
る期間が存在すると、パワーデータ信号Ｓ２がＴＴＬレ
ベルでＤ／Ａコンバータ３に与えられるので、Ｄ／Ａコ
ンバータの電源ＢがＶｃｃ＝ ＯＶ 。
る期間が存在すると、パワーデータ信号Ｓ２がＴＴＬレ
ベルでＤ／Ａコンバータ３に与えられるので、Ｄ／Ａコ
ンバータの電源ＢがＶｃｃ＝ ＯＶ 。
Ｄ／Ａコンバータの■入力弁５ｖ（ＴＴＬレベル）とな
り、ラッチアップが引起こされる可能性がある。
り、ラッチアップが引起こされる可能性がある。
従って、Ｃ−ＭＯＳ型のＤ／Ａコンバータを使用するこ
とができなかった。
とができなかった。
（発明が解決しようとする課題）
上述したように、Ｃ−ＭＯＳ型ＩＣのメリットを十分に
生かしたレーザープリンタにおけるレーザーダイオード
の出力パワー調整回路、特にＤ／Ａコンバータに使用で
きないという問題があった。
生かしたレーザープリンタにおけるレーザーダイオード
の出力パワー調整回路、特にＤ／Ａコンバータに使用で
きないという問題があった。
本発明はこのような問題を解決し、Ｃ−ＭＯ５型ＩＣに
よるＤ／Ａコンバータを用いても、ラッチアップによる
破損を防止する回路を提供することを目的とするもので
ある。
よるＤ／Ａコンバータを用いても、ラッチアップによる
破損を防止する回路を提供することを目的とするもので
ある。
（構成および作用）
本発明は上記目的を達成するため、Ｃ−ＭＯＳ型のＩＣ
と、該ＩＣの前段回路とを複数の異なる電源回路によっ
て駆動するよう構成された回路において、前記ＩＣの電
源端子には前記複数の異なる電源回路からの各電源電圧
出力に対し、順方向にダイオードを接続し、かつ前記Ｉ
Ｃは前記複数の異なる電源回路のうちの最大電圧で正常
に動作するよう構成したことを特徴とする。
と、該ＩＣの前段回路とを複数の異なる電源回路によっ
て駆動するよう構成された回路において、前記ＩＣの電
源端子には前記複数の異なる電源回路からの各電源電圧
出力に対し、順方向にダイオードを接続し、かつ前記Ｉ
Ｃは前記複数の異なる電源回路のうちの最大電圧で正常
に動作するよう構成したことを特徴とする。
本発明によれば、Ｃ−ＭＯＳ型ＩＣによるＤ／Ａコンバ
ータをＬＤの出力パワー調整回路に使用し、その電源端
子には前段回路の電源回路と、それ自体の！ｌ ’６Ｄ
回路とに夫々の電［電圧出力に対し、順方向のダイオー
ドが接続されているので、前段回路の電源ＡがＯＮＬ、
、Ｄ／Ａコンバータの電源ＢがＯＦＦの期間が存在して
も、前段回路の電源電圧（ＶＣＣ”Ｆ ｓ ｖ）がダイ
オードを介して入力され、これとＤ／Ａコンバータへの
Ｖ入力（押５Ｖ−ＴＴＬレベル）とがほぼ等しいのでラ
ッチアップが起こることが防止される。そしてＤ／Ａコ
ンバータはそれ自体の電源Ｂの電圧により正常に動作す
ることができる。
ータをＬＤの出力パワー調整回路に使用し、その電源端
子には前段回路の電源回路と、それ自体の！ｌ ’６Ｄ
回路とに夫々の電［電圧出力に対し、順方向のダイオー
ドが接続されているので、前段回路の電源ＡがＯＮＬ、
、Ｄ／Ａコンバータの電源ＢがＯＦＦの期間が存在して
も、前段回路の電源電圧（ＶＣＣ”Ｆ ｓ ｖ）がダイ
オードを介して入力され、これとＤ／Ａコンバータへの
Ｖ入力（押５Ｖ−ＴＴＬレベル）とがほぼ等しいのでラ
ッチアップが起こることが防止される。そしてＤ／Ａコ
ンバータはそれ自体の電源Ｂの電圧により正常に動作す
ることができる。
（実施例）
第１図は本発明の一実施例による回路図を示し、第３図
と同一数字、記号は同じものを表す。ここで、本実施例
は図に示すようにＣＰＵＩ、ＬＤパワー調整回路２の電
ｗＸＡを、Ｃ−ＭＯ５型ＩＣで構成されるＤ／Ａコンバ
ータ３の補助電源として、その電源電圧出力の順方向に
ダイオードＤ１を接続し、また、Ｄ／Ａコンバータ３自
体の電源Ｂについても、その電源電圧出力の順方向にダ
イオードＤ２を接続した回路構成となっている。
と同一数字、記号は同じものを表す。ここで、本実施例
は図に示すようにＣＰＵＩ、ＬＤパワー調整回路２の電
ｗＸＡを、Ｃ−ＭＯ５型ＩＣで構成されるＤ／Ａコンバ
ータ３の補助電源として、その電源電圧出力の順方向に
ダイオードＤ１を接続し、また、Ｄ／Ａコンバータ３自
体の電源Ｂについても、その電源電圧出力の順方向にダ
イオードＤ２を接続した回路構成となっている。
この付加ダイオード回路によって、電源ＡがＯＮ、電′
ｇＢがＯＦＦの期間が存在しても、電源ＡのＶｃｃ弁５
ＶとＤ／Ａコンバータ３への入力電圧Ｖ入力４５Ｖ（Ｔ
ＴＬ）とがほぼ等価となり、Ｄ／ＡコンバータのＣ−Ｍ
ＯＳ型ＩＣをラッチアップすることがない。即ち前述し
たラッチアップ発生条件が成立せず防止される。電ｇＢ
がＯＮすればダイオードＤ２を介して電源電圧出力が供
給されＤ／Ａコンバータは正常に動作する。
ｇＢがＯＦＦの期間が存在しても、電源ＡのＶｃｃ弁５
ＶとＤ／Ａコンバータ３への入力電圧Ｖ入力４５Ｖ（Ｔ
ＴＬ）とがほぼ等価となり、Ｄ／ＡコンバータのＣ−Ｍ
ＯＳ型ＩＣをラッチアップすることがない。即ち前述し
たラッチアップ発生条件が成立せず防止される。電ｇＢ
がＯＮすればダイオードＤ２を介して電源電圧出力が供
給されＤ／Ａコンバータは正常に動作する。
第２図は本発明によるＤ／Ａコンバータの具体的な回路
を示す。Ｄ／Ａコンバータ３のＶ□Ｆｉｌｌと工。。、
１とは通常の使用方法とは逆となるように使用している
。即ち、基準電圧は、５ｖツェナーダイオードＤ、によ
って作られ、電源Ｂの＋１２ＶがＯＮＬ、た後、Ｄ／Ａ
コンバータ３は正常動作を行なう。Ｄ／Ａコンバータの
Ｉ。、１に供給された電圧から、・前記５ｖツエナーダ
イオードＤ３で基準電圧が作られているので、■入力く
■ｃｃが守もられ、ラッチアップすることがない。
を示す。Ｄ／Ａコンバータ３のＶ□Ｆｉｌｌと工。。、
１とは通常の使用方法とは逆となるように使用している
。即ち、基準電圧は、５ｖツェナーダイオードＤ、によ
って作られ、電源Ｂの＋１２ＶがＯＮＬ、た後、Ｄ／Ａ
コンバータ３は正常動作を行なう。Ｄ／Ａコンバータの
Ｉ。、１に供給された電圧から、・前記５ｖツエナーダ
イオードＤ３で基準電圧が作られているので、■入力く
■ｃｃが守もられ、ラッチアップすることがない。
（発明の効果）
以上説明したように本発明はＣ−ＭＯＳ型のＩＣと、そ
の前段回路とを複数の異なる電源回路によって駆動する
よう構成された回路において、ＩＣの電源回路に前段回
路の電源出力が加わるようダイオードが接続されている
ので、シーケンス動作において前段回路がＯＮ、ＩＣが
ＯＦＦとなった場合でも、前記ダイオードを介して前段
回路の電源出力が入力され、Ｃ−ＭＯ５型ＩＣのラッチ
アップが防止され、信頼性の高い電子回路を提供するこ
とができる。
の前段回路とを複数の異なる電源回路によって駆動する
よう構成された回路において、ＩＣの電源回路に前段回
路の電源出力が加わるようダイオードが接続されている
ので、シーケンス動作において前段回路がＯＮ、ＩＣが
ＯＦＦとなった場合でも、前記ダイオードを介して前段
回路の電源出力が入力され、Ｃ−ＭＯ５型ＩＣのラッチ
アップが防止され、信頼性の高い電子回路を提供するこ
とができる。
第１図は本発明の一実施例による回路図、第２図は第１
図の具体回路図、第３図は従来のレーザープリンタにお
けるＬＤパワー調整回路のブロック図である。 １ ・・・ＣＰＵ、 ２・・・ＬＤパワー調整回路、
３ ・・・Ｄ／Ａコンバータ、 ４ ・・・ ＬＤドラ
イブ回路、Ａ、Ｂ ・・・電源、 Ｄよ。 Ｄ２・・・ダイオード、 Ｄ、・・・５■ツエナーダイ
オード。 特許出願人 株式会社 リ コ − 第１図 第２図
図の具体回路図、第３図は従来のレーザープリンタにお
けるＬＤパワー調整回路のブロック図である。 １ ・・・ＣＰＵ、 ２・・・ＬＤパワー調整回路、
３ ・・・Ｄ／Ａコンバータ、 ４ ・・・ ＬＤドラ
イブ回路、Ａ、Ｂ ・・・電源、 Ｄよ。 Ｄ２・・・ダイオード、 Ｄ、・・・５■ツエナーダイ
オード。 特許出願人 株式会社 リ コ − 第１図 第２図
Claims (1)
- Ｃ−ＭＯＳ型のＩＣと、該ＩＣの前段回路とを複数の
異なる電源回路によって駆動するよう構成された回路に
おいて、前記ＩＣの電源端子には前記複数の異なる電源
回路からの各電源電圧出力に対し、順方向にダイオード
を接続し、かつ前記ＩＣは前記複数の異なる電源回路の
うちの最大電圧で正常に動作するよう構成したことを特
徴とするＣ−ＭＯＳ型ＩＣのラッチアップ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134366A JP2709475B2 (ja) | 1988-06-02 | 1988-06-02 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134366A JP2709475B2 (ja) | 1988-06-02 | 1988-06-02 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304945A true JPH01304945A (ja) | 1989-12-08 |
| JP2709475B2 JP2709475B2 (ja) | 1998-02-04 |
Family
ID=15126695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134366A Expired - Fee Related JP2709475B2 (ja) | 1988-06-02 | 1988-06-02 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2709475B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244685U (ja) * | 1985-09-05 | 1987-03-18 | ||
| JPS62189522A (ja) * | 1986-02-15 | 1987-08-19 | Nec Home Electronics Ltd | マイクロコンピユ−タの電源回路 |
-
1988
- 1988-06-02 JP JP63134366A patent/JP2709475B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6244685U (ja) * | 1985-09-05 | 1987-03-18 | ||
| JPS62189522A (ja) * | 1986-02-15 | 1987-08-19 | Nec Home Electronics Ltd | マイクロコンピユ−タの電源回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2709475B2 (ja) | 1998-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |